KR20020073443A - 반도체 기억 장치와 그 제조 방법 - Google Patents

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KR20020073443A
KR20020073443A KR1020020014119A KR20020014119A KR20020073443A KR 20020073443 A KR20020073443 A KR 20020073443A KR 1020020014119 A KR1020020014119 A KR 1020020014119A KR 20020014119 A KR20020014119 A KR 20020014119A KR 20020073443 A KR20020073443 A KR 20020073443A
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Abstract

PZT 성막 중 또는 그 후의 열 처리 시, 플러그 상의 영역에서의 강유전체 용량 소자의 하부 전극 박리를 억제하는 구성, 및 제조 방법을 제공한다. 강유전체 용량 소자의 하부 전극 아래에 제1 금속, 금속 질화막, 제2 금속 순서로 적층한 3층막을 형성하고, 그 금속 질화막을 제1 금속 또는 제2 금속의 질화물로 구성한다.

Description

반도체 기억 장치와 그 제조 방법{SEMICONDUCTOR MEMORY AND PROCESS FOR FABRICATING THE SAME}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판 상에 형성된 기억을 유지하기 위한 강유전체 용량 소자 또는 고유전체 용량 소자와 메모리 셀 트랜지스터를 구비한 반도체 메모리와 그 제조 방법에 관한 것이다.
최근, 강유전체막 또는 고유전체막을 용량 절연막으로 하는 반도체 메모리 기술 개발이 활발하게 행해지고 있다. 반도체 메모리는 반도체 기판 상에 형성된 강유전체 용량 소자 또는 고유전체 용량 소자의 분극 상태 또는 축적 전하의 유무를 이용함으로써 정보를 기억한다.
도 9는 종래의 메모리 셀의 단면을 모식적으로 나타내는 도면이다. 도 9에 도시한 바와 같이, 반도체 기판(실리콘 기판: 101)의 표면 영역 내에, 소스, 드레인 확산층(102)이 형성되고, 반도체 기판(101) 상에 게이트 절연막을 개재하여 게이트 전극(103)이 형성되어 있으며, 이에 의하여 메모리 셀 트랜지스터를 이루는 전계 효과 트랜지스터가 구성되어 있다. 비트선은 제1 메탈 배선(105)에 의해 형성되어 있으며, 전계 효과 트랜지스터의 한쪽의 확산층(102)에 제1 플러그(컨택트 플러그: 104)를 개재하여 전기적으로 접속되어 있다.
전계 효과 트랜지스터 상에는 층간 절연막, 제1 메탈 배선(105), 제1 플러그(104)를 개재하여 배리어층(107), 하부 전극(111), 강유전체막(또는 고유전체막: 112), 상부 전극(113)에 의해 구성되는 용량 소자가 형성된다. 하부 전극(111)은 배리어층(107), 제2 플러그(비아 플러그: 106), 제1 메탈 배선(105), 제1 플러그(104)를 개재하여 반도체 기판(101) 표면의 전계 효과 트랜지스터의 다른 쪽의 확산층(102)에 접속되어 있다. 이러한 구성의 반도체 기억 장치에 있어서, 워드선 WL은 전계 효과 트랜지스터의 게이트 전극(103)을 겸하고 있다. 또, 도 9에서는 층간 절연막(118)에 대하여, 반도체 기판 상에 형성되어 제1 메탈 배선(105)이 그 위에 피착되는 제1 층간 절연막과, 제1 층간 절연막 상에 형성되고, 배리어층(107)이 그 위에 피착되는 제2 층간 절연막과는 구별하여 나타내고 있지 않다.
강(고)유전체막(112)은 PZT(PbZrxTi1-xO3), SBT(SrBi2Ta2O9) 등으로 이루어지고, 예를 들면 특개평11-317500호 공보에 개시되어 있는 바와 같이 CVD(화학 기상 성장) 등에 의해 형성한다.
용량 소자 상에는 용량 커버막(「용량 커버 절연막」이라고도 함: 115)이 형성되고, 그 위에 플레이트선으로서 제2 메탈 배선(116)이 형성된다.
강(고)유전체막은, 통상 산화 분위기에서 형성되고, 또한 강(고)유전체막의 형성 후에, 강유전체막의 안정화를 위해, 산소 분위기 하의 어닐링이 필요하게 되는 경우가 많다. 이 때문에, 하부 전극(111) 및 상부 전극(113)으로서는 Pt, Ir,Ru 등의 백금족 금속, 또는 IrO2, RuO2, SrRuO3등의 도전성 산화물이 이용된다. 배리어층(107)은, 예를 들면 특개평8-236719호 공보 등에 기재된 바와 같이, 플러그 재료가 상방으로 확산하는 것을 방지하기 위해서 이용되고 있으며, 통상, TiN이 이용된다.
제1, 제2 메탈 배선(105, 116)으로서는 미세 가공의 용이함이나, 층간 절연막(l18)이나 용량 커버막(115)을 이루는 SiO2와의 밀착성이 우수한 것, 저저항율인 것 등이 요구되고 있으며, 예를 들면 WSi2, Ti, TiN, Al을 이용한 다층막이 이용된다.
제2 메탈 배선(116) 상에는 플라즈마 CVD법에 의해 실리콘 질화막(SiNx) 또는 실리콘산 질화막(SiOxNy)을 패시베이션막(117)으로서 형성한다. 또, 특개평7-245237호 공보에도 기재된 바와 같이, 반도체 메모리의 데이터 재기입 피로 내성은 강(고)유전체막과 접하는 하부 전극(111)을 구성하는 재료에 크게 의존하는 것으로 알려져 있다. 하부 전극(111)으로서, Ir, Ru, 또는 IrO2, RuO2, SrRuO3등의 도전성 산화물을 이용하면, 데이터 재기입 피로 내성이 현저히 향상된다. 이 때문에, 하부 전극(111)으로서, 이들 재료가 이용되고 있다.
Ir, Ru, IrO2, RuO2, SrRuO3등의 도전성 산화물을 하부 전극 재료로 하는 경우, 예를 들면 특개평6-326249호 공보 등에도 기재된 바와 같이, 하부 전극 재료와, 반도체 기판과의 밀착성을 고려하여, 예를 들면 배리어층을 TiN/Ti(하층을Ti, 상층을 TiN)로 하고, 배리어층, 하부 전극을 순서대로 적층한 다층막 상에, 강(고)유전체막을 성막하는 구성이 알려져 있다.
그러나, 플러그가 형성되어 있는 반도체 기판(층간 절연막의 표면에 플러그가 형성되어 있는 반도체 기판) 상에, 상기한 다층막(TiN/Ti의 배리어층, 하부 전극을 순서대로 적층한 막)을 형성하여, 강유전체막 또는 고유전체막을 성막하면, 플러그 상의 영역에서만 하부 전극이, 그 하층의 배리어층 TiN/Ti로부터 박리되어 부상하는 문제가 본 발명자 등에 의해 발견되었다.
일례로서, W 플러그가 형성되어 있는 반도체 기판 상에, 하부 전극/배리어층 구조로서, Ru/TiN/Ti를 형성하고, 그 위에, CVD법에 의해 기판 온도 430℃에서, PZT를 성막했을 때의 단면을 주사형 전자 현미경으로 관찰한 상을 도 10에 도시한다. 도 11은 도 10에 도시한 상을 도 9의 구성과 관련시켜 모식적으로 나타낸 도면이다.
도 10 및 도 11을 참조하면, W 플러그 상의 영역에서만, PZT/Ru가 TiN으로부터 박리되어 부상하고 있는 모습을 볼 수 있다. PZT는 큰 응력을 야기하기 때문에, 이 부상은 반도체 기판, W 플러그, 배리어층, 하부 전극 및 PZT막과의 사이의 열역학적 관계에 기인하여, PZT막(112)이 야기하는 응력이 W 플러그(106) 상에 집중하기 때문에 발생되는 것으로 추정된다.
그리고, W 플러그 상의 하부 전극이 배리어층으로부터 부상하면, 그 W 플러그 상의 메모리 셀의 용량은 불량이 되기 때문에, 반도체 메모리의 제조 수율을 저하시키게 된다. 또한, 배리어층으로부터 부상의 정도(접속 불량의 정도)에 따라 디바이스 특성의 신뢰성을 저하시키게 된다.
따라서, 본 발명이 해결하고자 하는 과제는 플러그 상의 영역에서의 하부 전극의 배리어층으로부터의 부상을 억제하고, 제조 수율을 향상시키는 반도체 기억 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 일 실시 형태의 반도체 메모리 셀의 구조의 단면을 나타내는 도면.
도 2는 본 발명의 제조 방법의 일 실시 형태를 공정 순으로 단면을 나타내는 공정 단면도.
도 3은 본 발명의 제조 방법의 일 실시 형태를 공정 순으로 단면을 나타내는 공정 단면도.
도 4는 본 발명의 일 실시예의 단면을 나타내는 도면.
도 5는 본 발명의 제조 방법의 일 실시예를 공정 순으로 단면을 나타내는 공정 단면도.
도 6은 본 발명의 제조 방법의 일 실시예를 공정 순으로 단면을 나타내는 공정 단면도.
도 7은 본 발명의 제2 실시예의 단면을 나타내는 도면.
도 8은 본 발명의 제3 실시예의 단면을 나타내는 도면.
도 9는 종래의 반도체 메모리의 단면을 나타내는 도면.
도 10은 발명이 해결해야 할 과제를 설명하기 위한 도면으로, 반도체 기판의용량 소자의 하부 전극과 W 플러그의 단면을 주사형 전자 현미경으로 관찰한 상.
도 11은 도 10의 상을 모식적으로 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 101 : 반도체 기판
2, 102 : 확산층
3, 103 : 게이트 전극
4, 104 : 제1 플러그
5, 105 : 제1 메탈 배선
6, 106 : 제2 플러그
7, 118 : 층간 절연막
8 : 제2 금속
9 : 제1 금속 또는 제2 금속의 금속 질화막
10 : 제1 금속
11, 111 : 하부 전극
12, 112 : 강(고) 유전체막
13, 113 : 상부 전극
14 : 캡
15 : 용량 커버막
16, 116 : 제2 메탈 배선
17, 117 : 패시베이션막
18 : 제3 플러그
19, 107 : 배리어층
상기 과제를 해결하기 위한 수단을 제공하는 본 발명은, 하부 전극, 유전체막, 상부 전극을 포함하는 용량 소자의 상기 하부 전극 아래의 배리어층을, 제1 금속막, 금속 질화막, 및 제2 금속막을 적어도 포함하는 구성으로 한 것이다. 상기 금속 질화막은 상기 제1 금속막 또는 제2 금속막의 금속 원소의 질화막이 된다.
〈발명의 개요〉
이하, 본 발명의 작용 원리, 및 실시형태에 대하여 설명한다. 본원 발명자들은 상술한 과제를 해결하기 위해서, 실험을 거듭하여, 예의 검토를 행한 결과, 상기 강(고)유전체 용량의 하부 전극 아래의 배리어층을, Ti, Ta 등의 금속의 질화막을 금속 사이에 끼운 3층막을 포함한 구조로 하면, 플러그 상의 영역에서의 유전체막(예를 들면 PZT)과 하부 전극(Ir 또는 Ru)의, 배리어막으로부터의 부상을 효과적으로 억제할 수 있는 것을 완전히 새롭게 발견하였다.
3층막 중, 최상층인 제2 금속은 하부 전극과의 밀착성 향상의 역할을 한다. 제2 금속의 하층에 형성되는 금속 질화막은 플러그 재료나 산소의 확산 억제를 위해서 필요할 뿐만 아니라, W 플러그 위 영역의 하부 전극 부상 억제를 위해서도 필요하다. 이는 예를 들면 Ru/Ti 상에, PZT를 성막하면, 상기 플러그 상에서의 부상이 발생된다고 하는 실험 사실에 의한 것이다. 이 이유로서는 플러그 재료의 상방으로의 확산이, 하부 전극의 부상에도 영향을 주는 것으로 사료된다.
여기서, 단순히 제1 금속과 금속 질화막을 적층시킨 것만으로는 플러그 위 영역의 하부 전극의 부상을 억제하는 데에 있어서 충분하지 않다. 이는 예를 들면, Ru/Ti/TiN 상에 PZT를 성막하면, 상기 플러그 상에서의 부상이 발생된다고 하는 실험 사실에 의한다.
하부 전극의 박리를 억제하기 위해서는 그 금속 질화막의 하층에, 다시 제1 금속을 형성하고, 하층으로부터, 제1 금속막, 금속 질화막, 제2 금속막을 순서대로 적층한 3층막을 형성할 필요가 있다. 금속 질화막은 제1 금속 또는 제2 금속의 질화물이다.
제1 금속이 하부 전극의 박리 억제에 필요한 이유는, 금속 질화막의 결정성이 그보다 하층의 막의 결정성의 영향을 받기 때문인 것과, 제1 금속이 플러그 상에서의 응력 집중을 완화하는 역할을 하기 때문인 것으로 추정된다.
바람직하게는 배리어층을 구성하는 3층막은 TiN을 Ti 사이에 끼운 3층막(Ti/TiN/Ti), 또는 TaN을 Ta 사이에 끼운 3층막(Ta/TaN/Ta)으로 한다. Ti 및 Ta는 Ir 및 Ru와의 밀착성이 우수하기 때문이다.
또한, Ti, TiN, Ta, 및 TaN은 종래의 LSI 제조 프로세스에서 자주 이용되는 재료이고, 기존의 성막 설비를 이용할 수 있어, 반도체 메모리의 제조 가격의 상승을 억제할 수 있기 때문이다.
또한, 바람직하게는 강(고)유전체 용량 소자의 상부 전극 및 하부 전극은 Ru 또는 RuOx를 주체로 하여 구성한다. Ru는 백금족 원소 중에서 유일하게 화학적인 에칭에 의한 미세 가공이 용이하기 때문이다.
하부 전극의 부상의 발생 빈도는 강(고)유전체의 성막 온도에도 강하게 의존한다. 본원 발명자 등이 행한 실험에 따르면, PZT의 성막 온도가 475℃를 초과하면, 3층막을 배리어막으로 이용해도, 하부 전극 부상이 나타나는 경우가 있다. 따라서, 강(고)유전체의 성막 온도는 바람직하게는 500℃ 이하로 하고, 보다 바람직하게는 475℃ 이하로 한다.
본 발명의 반도체 메모리는 트랜지스터 등이 형성되어 있는 반도체 기판 상에 형성된 층간 절연막 및 그 층간 절연막 표면에 달하는 플러그를 구비하고, 그 플러그 상에 하층으로부터, 배리어층, 하부 전극, 강유전체막 또는 고유전체막 및 상부 전극이 순서대로 적층된 용량 소자를 갖는 반도체 메모리에 있어서, 하부 전극이 Ru, Ir 또는 도전성 산화물로 구성되고, 배리어층이 적어도 3층 이상의 다층막으로 구성되고, 배리어층이 하부 전극과 접하는 재료가 제1 금속으로 구성되고, 배리어층이 플러그 또는 층간 절연막과 접하는 재료가 제2 금속으로 구성되어, 제1 금속과 제2 금속 사이에 적어도 1층의 금속 질화막이 형성되고, 그 금속 질화막은 제1 금속 또는 제2 금속의 질화막으로 이루어진다.
〈실시 형태〉
다음으로, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 일 실시 형태에 따른 반도체 기억 장치(반도체 메모리)에 있어서의 용량 소자와, 그 용량 소자에 접속되는 하나의 메모리 셀 트랜지스터를 나타내는 부분 단면도이다.
이 반도체 메모리는 반도체 기판(1)과 상기 반도체 기판(1) 상에 설치된 메모리 셀 트랜지스터 및 제1 메탈 배선(5)과, 강유전체 용량 소자(또는, 고유전체 용량 소자)와, 강유전체 용량 소자(또는, 고유전체 용량 소자) 상에 설치된 제2 메탈 배선(16)을 포함한다. 도 1에는 메탈 배선이 제1 메탈 배선(5), 제2 메탈 배선(16)의 2층 배선 구조인 예가 도시되어 있지만, 2층 배선 구조에 한정되는 것이 아니며, 메탈 배선은 몇 층이어도 된다.
강유전체 용량 소자(또는, 고유전체 용량 소자)는 하부 전극(11), 강유전체막(고유전체막: 12), 상부 전극(13)을 포함한다. 상부 전극(13)은 백금족 원소를 주체로 하여 구성된다.
강유전체막(12)은, 예를 들면 PZT, PLZT, SBT 등으로 이루어진다. 또, 이하에서는 용량 소자의 용량막을 강유전체 용량막으로 한 강유전체 용량 소자에 대하여 설명하지만, 예를 들면 산화 탄탈 Ta2O5막, BST((Ba, Sr)TiO3) 등의 고유전체막을 이용한 고유전체 용량 소자에 대해서도, 마찬가지로 적용할 수 있다.
하부 전극(11)은 Ru, Ir 또는 RuO2, IrO2, SrRuO3등의 도전성 산화물을 주체로 하여 구성된다.
하부 전극(11)의 하층에는 제2 금속막(10)이 접하여 존재하고, 제2플러그(6) 상에는 제1 금속막(8)이 접하여 존재한다.
제1 금속막(8)과 제2 금속막(10) 사이에는 금속 질화막(9)이 삽입되어 있다. 또, 제1 금속막(8)과 제2 금속막(10) 사이에 금속 질화막(9) 이외의 금속이 삽입되어 있어도 된다. 제2 메탈 배선(16)은 컨택트홀 내에서, 상부 전극(13)과 접하고 있다.
도 2 내지 도 3은 본 발명의 일 실시 형태의 제조 방법을 공정 순으로 설명하기 위한 공정 단면도이다. 도 2 및 도 3을 참조하여, 본 실시예의 반도체 메모리의 제조 방법에 대하여 설명한다. 통상의 MOS 트랜지스터의 공정에 의해 트랜지스터, 제1 플러그(4), 제1 메탈 배선(5), 및 제2 플러그(6)를 형성한다. 제1 메탈 배선(5)은 Al을 주체로 하여 구성한다. 제1 플러그(4), 제2 플러그(6)는 W, 폴리실리콘 등으로 구성된다. 제1 메탈 배선(5) 상에, 제2 플러그(6)를 형성한 후에, CMP(Chemical Mechanical Polishing)에 의한 평탄화를 행해 둔다(도 2의 (a) 참조).
평탄화 후, 층간 절연막(7)의 표면 상에, 하층측으로부터 제1 금속막(8), 금속 질화막(9), 제2 금속막(10)을 순서대로 성막한다(도 2의 (b) 참조). 제1 금속막(8), 제2 금속막(10)으로서는 예를 들면 Ti, Ta가 이용된다. 또, 제2 금속막(10)으로서는 Pt을 이용해도 된다.
금속 질화막(9)은 제1 금속막(8) 또는 제2 금속막(10)의 금속 원소의 질화물이다.
다음으로, 하부 전극(11)을 형성하고, 그 위에, 강유전체막(12), 상부전극(13)을 형성한다(도 2의 (b) 참조).
하부 전극(11)으로서는 Ru, Ir, 또는 RuOx, IrOx, SrRuO3등의 도전성 산화물을 이용한다.
강유전체막(12)으로서는 PZT(PbZrxT1-xO3)가 상온에서 불휘발성 메모리로서의 동작에 필요한 잔류 분극을 얻을 수 있기 때문에, 바람직하다. 강유전체막(12)을 이루는 PZT막은 스퍼터링법, 졸·겔법, CVD법 등에 의해 형성된다. 또는 PZLT((Pb, La)(Zr, Ti)O3), SrBi2Ta2O9등이어도 된다. 강유전체막(12)의 성막은 500℃ 이하에서 행하고, 보다 바람직하게는 475℃ 이하에서 행한다.
상부 전극(13)으로서는 Ru, Ir, 또는 RuOx, IrOx, SrRuO3등의 도전성 산화물이 이용된다. 상부 전극(13)을 Ru 또는 RuOx를 주체(주성분)로 하여 구성하는 경우에는 상부 전극(13) 상에, TiN 등의 캡을 형성하는 것이 바람직하다. Ru 및 RuOx는 용량 소자의 가공이나 상부 전극으로의 컨택트를 형성했을 때에 이용하는 감광성 레지스트를 제거하기 위한 산소 플라즈마 처리에 의해 소실한다. 상부 전극(13) 상에, TiN 등의 캡을 설치함으로써, 산소 플라즈마 처리 시의 Ru, RuOx의 소실을 방지한다.
상부 전극(13)을 성막한 후, 감광성 레지스트를 마스크로 하여, 상부 전극(13), 강유전체막(12), 하부 전극(11), 제2 금속(10), 금속 질화막(9), 제1 금속(8)을 에칭한다(도 3의 (c) 참조).
다음으로, 용량 커버막(「용량 커버 절연막」이라고도 함: 15)으로서, 실리콘 산화막 등의 절연막을 피착시킨 후, 상부 전극(13)을 관통하는 컨택트홀을 형성한다(도 3의 (d) 참조).
계속해서, 제2 메탈 배선(16)으로서, WSi2, TiN, Al 등을 주체(주성분)로 하여 형성한다(도 3의 (d) 참조).
또한, 플레이트선(16) 상에는 패시베이션막(17)이 형성된다(도 1 참조). 패시베이션막(17)으로서는 플라즈마 CVD법에 의해 실리콘 질화막(SiNx) 또는 실리콘산 질화막(SiOxNy)을 형성한다.
본 발명의 실시 형태에 따르면, 강(고)유전체막 성막 중 또는 그 후의 어닐링 중에, 하부 전극이 플러그 상의 영역에서 부상하는 것을 억제하고 있다.
〈실시예〉
상기한 실시 형태에 대하여 보다 상세하게 설명하기 위해서, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
도 4는 본 발명의 제1 실시예의 단면을 나타내는 도면이다. 이 반도체 메모리는 반도체 기판(1)과, 반도체 기판(1) 상에 설치된 메모리 셀 트랜지스터 및 제1 메탈 배선(5)과, 강유전체 용량 소자, 강유전체 용량 소자 상에 설치된 제2 메탈 배선(16)을 포함한다.
강유전체 용량 소자 구조로서, 하부 전극(11), 강유전체막(12), 상부 전극(13)을 포함한다. 하부 전극(11) 아래에는 제2 금속(막)(10)으로서 Ti막, 제2금속(10) 아래의 금속 질화막(9)으로서 TiN막, 그 아래의 제1 금속(막)(8)으로서 Ti막이 형성되어 있다.
본 발명의 일 실시예의 제조 방법에 대하여 설명한다. 도 5 내지 도 6은 본 발명의 일 실시예의 제조 방법의 주요 공정을 공정 순서대로 나타내는 단면도이다. 통상의 실리콘 반도체 집적 회로의 제조 프로세스(적어도 한 층의 메탈 배선층을 포함하는 LSI의 제조 프로세스)에 의해, 반도체 기판(1) 상에 전계 효과 트랜지스터, 제1 플러그(4), 제1 메탈 배선(5)이 형성된다.
제1 메탈 배선(5) 상에는 제2 플러그(6)가 CMP법에 의해 평탄화된 층간 절연막(7) 표면에까지 달하여 형성된다(도 5의 (a) 참조).
제1 메탈 배선(5)은 하층부터 순서대로, Ti, TiN, Al, TiN을 적층하여 구성된다. 본 실시예에 있어서, 제1 플러그(4), 제2 플러그(6)는 어느 것이나 W으로 구성된다.
계속해서, 평탄화된 층간 절연막(7) 상에, 제1 금속막(8)으로서 Ti, 금속 질화막(9)으로서 TiN, 제2 금속막(10)으로서 Ti가 스퍼터링법에 의해, 이 순서대로 성막된다. 계속해서, 제2 금속막(10) 상에 하부 전극(11)으로서 Ru가 스퍼터링법에 의해 형성된다(도 5의 (b) 참조).
계속해서, 하부 전극(11) 상에 강유전체막(12)이 형성된다(도 5의 (b) 참조). 강유전체막(12)의 성막은, 예를 들면 특개평11-317500호 공보에 기재된 바와 같이, CVD법에 의해 기판 온도 430℃에서, 막 두께가 약 200㎚(나노미터)의PZT(PbZr0.45Ti0.55O3)가 형성된다.
PZT막을 성막한 후, 강유전체의 분극 특성 개선을 위해, 산소 분위기 중, 400℃, 약 10분간의 어닐링을 행한다. PZT막의 성막 및 그에 이어지는 어닐링은 산화 분위기에서 행해진다.
강유전체막(12)의 성막 및 그 어닐링은 일반적으로는, 예를 들면 특개평8-236719호 공보 등에도 기재된 바와 같이, 600℃ 정도에서 행해지는 것이 대부분이다. 이 경우, 제2 플러그(6) 또는 그 위에 형성된 Ti, TiN이 산화되어, 하부 전극(11)-제2 플러그(6) 사이가 도통 불량이 되는 경우가 있다.
본 실시예에서는 PZT막의 성막에 CVD법을 이용하고 있으며, CVD법에 따르면, 기판 온도는 430℃ 이하로 낮고, 강유전체막(12)의 성막 및 어닐링 공정에서, 제2 플러그(6) 또는 그 위에 형성된 Ti, TiN이 산화되어, 하부 전극(11)-제2 플러그(6) 사이가 도통 불량이 되지 않는다.
다음으로, 강유전체막(12) 상에, 상부 전극(13)으로서 Ru, 캡(14)(도 5의 (b) 참조)으로서 TiN이, 이 순서대로 스퍼터링법에 의해 형성된다. 상부 전극(13)의 상의 캡(14)(TiN)은 용량 가공이나 상부 전극(13)으로의 컨택트홀 형성 시에 이용하는 레지스트 마스크 제거를 위한 산소 플라즈마 처리에 의해, Ru가 소실하는 것을 방지하기 위해서 이용된다. Ru는 산소 플라즈마 처리에 의해 용이하게 에칭되기 때문이다.
계속해서, 캡(14), 상부 전극(13)이, RIE(Reactive Ion Etching)법에 의해패터닝된다. 다음으로, 강유전체막(12), 하부 전극(11), 제2 금속막(10), 금속 질화막(9), 및 제1 금속막(8)이 RIE법에 의해 동시에 패터닝된다(도 6의 (c) 참조).
다음으로, 용량 커버막(15)으로서, 오존(O3)과 TEOS(tetraethylortho silicate)를 소스 가스로서 이용한 플라즈마 CVD법에 의해, 기판 온도 375℃에서, SiO2막을 형성하고, 캡(14)에 달한 컨택트홀을 RIE법에 의해 형성한다(도 6의 (d) 참조). 컨택트홀 형성 시, 강유전체막(12)에 가해진 손상을 제거하기 위해서, 컨택트홀 형성 후, 질소 분위기 중 400℃에서 약 10분간의 어닐링을 행한다. 계속해서, 제2 메탈 배선(16)으로서, TiN, Al, TiN을 순서대로 스퍼터링법에 의해 피착하고, RIE법에 의해 패터닝하여, 플레이트선을 형성한다(도 6의 (d) 참조).
플레이트선을 패터닝한 후, 강유전체의 분극 특성 안정화를 위해, 질소 분위기 중 400℃에서, 10분간의 어닐링을 행한다. 또한, 제2 메탈 배선(16) 상에는 패시베이션막(17)으로서, SiH4, NH3, N2O를 원료 가스로 하여 플라즈마 CVD법에 의해 막 두께 1㎛(micrometer)의 실리콘산 질화막(SiOxNy)을 기판 온도 300℃에서 형성한다.
다음으로, 본 발명의 제2 실시예에 대하여 설명한다. 도 7은 본 발명의 제2 실시예의 구성을 나타내는 도면이다.
본 실시예에서는 배리어층으로서, 5층의 적층 구조 Ti/TiN/Ti/TiN/Ti가 형성되어 있다.
이 실시예와 같이, 배리어층은 하부 전극(11)과 접하는 제2 금속막(Ti)과,플러그(6)와 접하는 제1 금속막(Ti)과의 사이에는 금속 질화막(TiN)을 끼워두기만 하면 되고, 또한, 다른 금속막이 끼워져 있어도 된다. 이 실시예에서는 제2 금속막(Ti)과, 플러그와 접하는 제1 금속막(Ti) 사이에, TiN/Ti/TiN의 적층막이 삽입되어 있다.
다음으로, 본 발명의 제3 실시예에 대하여 설명한다. 도 8은 본 발명의 제3 실시예의 구성을 나타내는 도면이다. 도 8을 참조하면, 이 실시예에서는 하부 전극(11) 아래의 배리어층을 이루는 제2 금속막(10)/금속 질화막(9)/제1 금속막(8)의 적층 구조로서, Ta/TaN/Ta를 구비하고 있다.
또한, 상기 각 실시예에서는 용량 커버막(15)에 설치된 컨택트홀에 형성된 제2 메탈 배선(16)이, 상부 전극(13) 상의 캡(14)과 직접적으로 접속되어 있었지만, 이 실시예에서는 이러한 구성으로 하지 않고, 제2 메탈 배선(16)은 용량 커버막(15)에 설치된 비아 홀에 매립된 제3 플러그(18)를 개재하여 상부 전극(13) 상의 캡(14)에 접속되어 있다.
또, 배리어층으로서는 상기 실시예에서 나타낸 구성 외, 제2 금속막/금속 질화막/제1 금속막의 적층 구조로서, Ti/TaN/Ta, Ta/TaN/Ti, Pt/TiN/Ti, Pt/TaN/Ta, Pt/TaN/Ti 등이어도 무방하다. 또한, 하부 전극으로서는 RuO2/Ru, IrO2/Ir, SrRuO3/Ru 등이어도 무방하다.
이상 각 실시예에 의거하여 본 발명을 설명했지만, 본 발명은 상기 실시예에 나타낸 구성에만 한정되는 것이 아니며, 특허 청구의 범위의 각 청구항의 발명의범위에서, 당업자라면 실현할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 따르면, 배리어층으로서, 제1 금속막, 금속 질화막, 제2 금속막으로 이루어지는 적어도 3층의 구성으로 함으로써, 용량막 성막 중 또는 그 후의 어닐링 중에, 하부 전극이 플러그 상의 영역에서 부상하는 것을 억제하여, 강유전체 메모리의 제조 수율, 디바이스의 신뢰성을 향상시킬 수 있다.

Claims (26)

  1. 능동 소자가 형성되어 있는 반도체 기판 상에 형성된 층간 절연막의 표면에 달하는 플러그를 구비하고, 상기 플러그 상에 배리어층, 하부 전극, 강유전체막 또는 고유전체막을 포함하는 용량막, 및 상부 전극이 순서대로 적층되어 있는 용량 소자를 포함하는 반도체 기억 장치에 있어서,
    상기 배리어층은 3층 이상의 적층 구조로 되어 있으며, 상기 플러그 표면 또는 상기 층간 절연막 표면에 접하는 측에 제1 금속의 층을 포함하고, 상기 하부 전극에 접하는 측에 제2 금속의 층을 포함하며,
    상기 제1 금속과 상기 제2 금속의 층과의 사이에 적어도 1층의 금속 질화막을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 금속 질화막은 상기 제1 금속 또는 제2 금속 질화막인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 하부 전극은 Ru 및 Ir을 포함하는 백금족 원소와, 백금족 원소의 도전성 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 금속과 상기 제2 금속의 조합이,
    Ti와 Ti,
    Ti와 Ta,
    Ta와 Ti,
    Ta와 Ta 중 적어도 하나인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제2 금속은 Pt를 포함하고, 상기 제1 금속은 Ti 또는 Ta를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 금속 질화물이 TiN, 또는 TaN인 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 플러그는 W(텅스텐)을 주성분으로 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 용량막은 스퍼터링법 또는 졸 겔법에 의해 형성된 것을 특징으로 하는반도체 기억 장치.
  9. 제1항에 있어서,
    상기 용량막은 CVD(화학 기상 성장)법으로 형성된 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 용량막이 500℃ 이하의 성막 온도에서 형성된 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 용량막이 475℃ 이하의 성막 온도에서 형성된 것을 특징으로 하는 반도체 기억 장치.
  12. 유전체막과, 상기 유전체막을 사이에 끼운 하부 전극과 상부 전극을 포함하는 용량 소자를 반도체 기판 상에 포함하고, 상기 하부 전극은 그 아래에 배리어층이 형성되어 있으며, 도전 부재를 개재하여 기초층과 전기적으로 접속되는 반도체 기억 장치에 있어서,
    상기 배리어층이 아래부터 순서대로, 제1 금속막, 금속 질화막 및 제2 금속막의 적어도 3층을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 금속 질화막이 제1 금속막 또는 제2 금속막의 금속 원소의 질화물을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 상부 전극 상에는 필요에 따라 도전성 캡층이 형성되고, 상기 상부 전극은 상층의 배선층과 컨택트 되거나, 또는 비아를 개재하여 상층의 배선층에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  15. 반도체 기판 상에 용량 소자를 형성하는 공정으로서,
    일단이 기초층에 접속되는 도전 부재의 타단 상에 배리어층을 형성하는 공정과,
    상기 배리어층 상에 하부 전극을 형성하는 공정과,
    상기 하부 전극 상에 유전체막을 형성하는 공정과,
    상기 유전체막 상에 상부 전극을 형성하는 공정을 적어도 포함하는 반도체 기억 장치의 제조 방법에 있어서,
    상기 배리어층을 형성하는 공정이,
    제1 금속막, 금속 질화막, 제2 금속막을 순서대로 적층하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 도전 부재가 상기 반도체 기판 상에 형성되어 있는 층간 절연막 표면에 일단이 도달하고, 타단이 하층의 도전층 또는 상기 반도체 기판 표면에까지 연장되어 있으며,
    상기 층간 절연막 표면 상에, 상기 배리어층, 상기 하부 전극, 상기 유전체막 및 상기 상부 전극을 순서대로 피착하여 적층막을 형성하고, 상기 적층막을 패터닝하여, 상기 하부 전극은 상기 배리어층을 개재하여 상기 도전 부재와 전기적으로 접속되어 있는 용량 소자를 형성하고,
    상기 배리어층을 형성하는 공정이,
    상기 층간 절연막 표면 상에 상기 배리어층의 최하층을 이루는 상기 제1 금속막을 형성하는 공정과,
    상기 제1 금속막 상에 상기 금속 질화막을 형성하는 공정과,
    상기 배리어층의 최상층을 이루는 상기 제2 금속막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 금속 질화막이 제1 금속막 또는 제2 금속막의 금속 원소의 질화물인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 제15항 또는 제16항에 있어서,
    상기 제2 금속막, 상기 금속 질화막, 상기 제1 금속막이,
    Ti, TiN, Ti,
    Ti, TaN, Ta,
    Ta, TaN, Ti,
    Pt, TiN, Ti,
    Pt, TaN, Ta,
    Pt, TaN, Ti의 조합 중 어느 하나인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 하부 전극이 Ru, Ir, Ru 산화물, Ir 산화물, SrRuO3중의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 배리어층을 형성하는 공정이,
    상기 층간 절연막 표면 상에 제1 금속막을 형성하는 공정과,
    상기 제1 금속막 상에 금속 질화막을 형성하는 공정과,
    상기 금속 질화막 상에 금속막과 금속 질화막을 소정의 조(組)를 적층한 적층체를 형성하는 공정과,
    상기 적층체 상에 상기 배리어층의 최상층을 이루는 제2 금속막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제15항 또는 제16항에 있어서,
    상기 도전 부재가 W을 주성분으로서 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  22. 제15항 또는 제16항에 있어서,
    상기 유전체막이 500℃ 이하의 성막 온도에서 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  23. 제15항 또는 제16항에 있어서,
    상기 유전체막이 475℃ 이하의 성막 온도에서 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  24. 제15항 또는 제16항에 있어서,
    상기 유전체막이 PZT막을 포함하고, 기판 온도 430℃ 이하에서 CVD(화학 기상 성장)법에 의해 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  25. 제15항 또는 제16항에 있어서,
    상기 유전체막이 스퍼터링법 또는 졸 겔법에 의해 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 유전체막과, 상호 대향하여 배치되어 상기 유전체막이 그 사이에 삽입되어 구성되는 제1, 및 제2 전극을 갖는 용량 소자를 기판 상에 포함하고, 상기 제1 전극의 상기 유전체막과 상대(相對)하는 측의 면과는 반대측의 면에 접촉하여 배리어층이 배치되는 반도체 장치에 있어서,
    상기 배리어층이, 제1 금속막, 금속 질화막, 및, 제2 금속막의 적어도 3층을 포함하는 것을 특징으로 하는 반도체 장치.
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