JP3867283B2 - 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 - Google Patents

強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタ（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する強誘電体キャパシタ）の作製方法及び強誘電体メモリ装置（特にＰＺＴ膜を有する強誘電体キャパシタを用いた不揮発性半導体メモリ）の製造方法に関するものである。
【０００２】
【従来の技術】
強誘電体物質であるＰＺＴを誘電体膜として用いてキャパシタを形成することにより、その残留分極特性を用いた簡単な構造の不揮発性記憶素子、即ち、ＦＲＡＭと称される不揮発性メモリである強誘電体ＲＡＭ（Ferroelectric Random Access Memory）を作製することができる。
【０００３】
しかしながら、従来のＦＲＡＭにおいては、ＰＺＴキャパシタＣａｐの動作時に反転（即ち、データの書き込み及び読み出し動作のたびに行われる分極反転）を繰り返すことによって、分極特性が著しく低下する“分極疲労”と呼ばれる現象を生じ易い。これは、実デバイスを開発する上で問題となる現象であり、残留分極密度が１０6 回程度の反転によって劣化し、初期値の２分の１以下に減少してしまうことがある。このために、繰り返しの読み書きに関して信頼性の高いデバイスを開発することが困難であった。
【０００４】
【発明に至る経過】
そこで、本発明者は既に、上記の如き分極疲労を緩和する方法として、２つの条件があることを見出し、特願平８−１８１３５８号において新規で効果的な方法（以下、先願発明と称する。）を提起した。即ち、この先願発明によれば、第１の条件は、過剰の鉛を含む（ゾル−ゲル法による成膜に用いる）ＰＺＴ原液を用いて６５０℃以上の温度において結晶化することであり、また第２の条件は、例えばＩｒ、Ｒｕなどの酸化性金属の電極を用いることである。
【０００５】
まず、上記の第１の条件について述べると、Ｉｒ下部電極上に非晶質ＰＺＴを堆積させて、結晶化温度以上に加熱すると、厚み方向に結晶化が進行し、この結晶化過程によって柱状の粒子構造が形成され、過剰な鉛が表面に押し出され、ＰＺＴ層の表面にＰｂを主体とする構造遷移層を形成する。
【０００６】
この場合、好適なＰＺＴ前駆体溶液の組成は、Ｐｂ＝１．０２〜１．５０（Ｚｒ＋Ｔｉ＝１．０に対して）とする（但し、Ｔｉ／Ｚｒ比は任意の割合とする）。Ｐｂ濃度が低すぎると、上述した柱状構造（ＰＺＴ結晶化方向の制御）が実現し難く、逆にＰｂ濃度が高すぎると、上述した構造遷移層の表面析出量が多くなり、熱処理によっても消失し難くなる。
【０００７】
そして、この熱処理、即ち、焼結時の焼結温度が低い（６００℃）と、上記のＰｂ主体の構造遷移層が生じ易いのに対し、焼結温度を制御して６５０℃以上にすることによって構造遷移層が消失する。但し、あまり焼結温度が高いと、ＰＺＴ結晶が生成し難いので、７５０℃以下とするのがよい。
【０００８】
このＰＺＴの焼結（アニール）温度については、６００℃で形成したＰＺＴは、１０8 回の分極反転で残留分極密度がほとんどゼロまで減少する。しかし、６５０℃で形成したキャパシタの分極特性は、著しく向上し、また、６５０℃から７００℃で形成した試料においては、１０8 回の反転においても残留分極密度の減少が殆ど見られない。この理由は、６５０℃以上で表面に形成されたＰｂ過剰の構造遷移層が消失するために、疲労特性が向上したものと考えられる。
【０００９】
次に、上記の第２の条件である電極物質については、一般に、ＰＺＴキャパシタの電極にはＰｔ（但し、上部電極のみにＡｕが使用される場合もある。）などの酸化されない物質が用いられる。これに対して、先願発明では、金属Ｉｒを下部と上部の両方の電極に用いることによって分極疲労を緩和することに成功したのである。例えば、電極にＰｔを用いたキャパシタにおいては２×１０6 回以上の反転において急激な分極特性の低下が観測されるが、電極にＩｒを用いた場合、２×１０9 回まで分極特性の減少が見られない。
【００１０】
このように、分極疲労特性は電極物質にも強く依存し、上下の両電極をＩｒとしたキャパシタは、他のものに比べて分極反転時の残留分極密度（Ｐｒ）が安定し、非常に優れていることが明らかである。これは、Ｉｒ金属の酸化性等に寄因するものと思われる。
【００１１】
【発明が解決しようとする課題】
このように、先願発明は優れた特長を有しているが、なお改善すべき点が残されていることが判明した。即ち、上記した条件を満足させる製造工程においては、ＰＺＴの形成温度（焼結温度）を６５０℃以上と高温にする必要があるため、その形成温度の低温化を図ることが難しい。
【００１２】
この形成温度が高いと、半導体基板の素子領域や配線への熱の影響が生じ、例えば不純物濃度の変動やＡｌ配線の損傷が生じることがある。
【００１３】
本発明の目的は、上述した先願発明の特長を生かしながら、低温での処理が可能であるにも拘らず、分極疲労しないキャパシタを作製する方法を提供することにある。
【００１４】
【課題を解決するための手段】
即ち、本発明は、第１の電極上に強誘電体膜及び第２の電極が順次積層された強誘電体キャパシタを作製するに際し、前記第１の電極上に、鉛を化学量論組成に対して過剰に含有するジルコン酸チタン酸鉛（ＰＺＴ）層を形成する工程と、６００℃よりも低い温度の熱処理によって前記ＰＺＴ層を結晶化して前記強誘電体膜を形成する工程と、前記結晶化時に前記強誘電体膜の表面に生成される構造遷移層を含む表面上に絶縁層を形成する工程と、前記絶縁層の所定部分を除去し、更にこの除去部分の直下の前記構造遷移層を除去して前記強誘電体膜の一部を露出させる工程とを有する強誘電体キャパシタの作製方法、及びこの方法によってメモリセルに強誘電体キャパシタを作製する強誘電体メモリ装置の製造方法に係るものである。
【００１５】
本発明によれば、前記第１の電極上に、鉛を化学量論組成に対して過剰に含有するジルコン酸チタン酸鉛（ＰＺＴ）層を形成し、６００℃よりも低い温度の熱処理によって前記ＰＺＴ層を結晶化して前記強誘電体膜を形成し、次いで前記結晶化時に前記強誘電体膜の表面に生成される構造遷移層を含む表面上に絶縁層を形成し、前記絶縁層の所定部分を除去し、更にこの除去部分の直下の前記遷移層を除去して前記強誘電体膜の一部を露出させるので、前記熱処理を低温（６００℃よりも低い温度）で行っても、その熱処理で生じた前記表面析出物を除去するために、この表面析出物による分極疲労特性の劣化を防止することができると共に、Ｐｂ等の特定構成元素を過剰に含有する材料層の使用によって、その結晶化を目的とする方向に生じさせ、分極反転特性の良好な強誘電体膜を形成することができ、しかも前記遷移層を一部だけ除去すればよいので製造工程を簡略化することができる。
【００１６】
従って、これまでは困難であった低温での熱処理が可能となるから、半導体基板の素子領域や配線への熱の影響を抑制し、例えば不純物濃度の変動やＡｌ配線の損傷を防止することができる。
【００１７】
本発明の方法においては、前記表面析出物の除去をエッチング又は溶解で行うとき、前記エッチングをドライエッチングで行い、前記溶解を前記表面析出物のガラス化後の化学溶解によって行うことができる。前記表面析出物をドライエッチングするときは、その後に、４００〜７００℃で熱処理し、ドライエッチングによる強誘電体膜のダメージを回復させることが望ましい。
【００１８】
また、強誘電体膜材料としてＰｂ過剰の前記非晶質を適用するとき、前記ジルコン酸チタン酸鉛の前記非晶質層の鉛含有量をジルコニウムとチタンとの合計量に対して原子数比で１．０２〜１．５０倍とするのが好ましい。
【００１９】
更に、本発明は、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、白金又はパラジウムからなる下部電極上に、ジルコン酸チタン酸鉛層と、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、白金又はパラジウムからなる上部電極とが順次積層された強誘電体キャパシタを作製するに際し、鉛を化学量論組成に対して過剰に含有するジルコン酸チタン酸鉛の非晶質層を前記下部電極上に形成する工程と、６００℃よりも低い温度の熱処理によって前記非晶質層を結晶化して前記ジルコン酸チタン酸鉛の結晶層を形成する工程と、前記結晶化時に前記強誘電体膜の表面に生成される鉛を主体とする表面析出物を含む表面上に絶縁層を形成する工程と、過剰な鉛を主体とする表面析出物を含む前記強誘電体膜の表面上の前記絶縁層の所定部分と、この所定部分の直下の前記表面析出物とを共通のマスクによるエッチング又は溶解によって除去する工程と、露出した前記結晶層上に前記上部電極を形成する工程とを有する強誘電体キャパシタの作製方法、及びこの方法によってメモリセルに強誘電体キャパシタを作製する強誘電体メモリ装置の製造方法に係る。
【００２０】
前記エッチングはドライエッチングで行い、前記溶解は前記表面析出物のガラス化後の化学溶解によって行うことができる。
【００２１】
このドライエッチング後に、４００〜７００℃で熱処理してドライエッチングによる損傷を回復させるのがよい。
【００２２】
また、前記ジルコン酸チタン酸鉛の前記非晶質層の鉛含有量をジルコニウムとチタンとの合計量に対して原子数比で１．０２〜１．５０倍とするのが好ましい。
【００２３】
【発明の実施の形態】
次に、本発明の方法を更に詳細に説明する。
【００２４】
本発明の方法の実施においては、過剰鉛を含む溶液を用い、６００℃以下の低温においてペロブスカイト結晶構造のＰＺＴ薄膜を形成した場合に、ＰＺＴ薄膜表面に生成するＰｂ過剰の構造遷移層をドライエッチングで除去した後、この上に上部電極を設けることによって、分極疲労しない強誘電体キャパシタを製造する工程を提案するものである。
【００２５】
まず、ＰＺＴの結晶化温度について述べる。図２には、化学量論組成の溶液（Ｐｂ＝１．０）と、これとは異なる過剰Ｐｂを含む溶液（Ｐｂ＝１．２）からそれぞれ形成したＰＺＴ薄膜について、結晶化に伴う回折パターンの変化をＸＲＤ（Ｘ線回折）によってその場観察した結果を示す。また、図３は、Ｘ線回折パターンの変化から調べたＰｂ量による結晶化開始温度と完了温度を示す。
【００２６】
これらの図２及び図３の結果から、Ｐｂ＝１．２（即ち、化学量論量よりも原子数が２０％多いこと：Ｐｂ過剰量が２０ａｔｍ％）と過剰Ｐｂ量に拘らず、結晶化（核形成）の温度は約４６０℃でほぼ一定であるが、結晶化完了温度を見ると、過剰Ｐｂ量に依存することがわかる。即ち、Ｐｂ過剰量が増加するに従って、結晶化完了温度が低下している。化学量論組成（Ｐｂ＝１．０）のＰＺＴ薄膜では、結晶化完了温度が６２０℃以上であるのに対して、２０ａｔｍ％の過剰Ｐｂ（Ｐｂ＝１．２）を含むＰＺＴ薄膜は５２０℃で結晶化が完了する。従って、過剰Ｐｂを含む溶液を用いれば、薄膜形成温度の低温化（６００℃以下）が達成できることになる。
【００２７】
しかしながら、Ｐｂを過剰に含むＰＺＴ薄膜を６００℃以下の低温で形成した場合、図４（Ｃ）に示すようにＰＺＴ薄膜１４（但し、Ｐｂ＝１．１）表面に構造遷移層３３が形成される。この層を除去するには、図４（Ｂ）のように、６５０℃以上の熱処理が要求される。この表面層３３は、図５に示したＳＩＭＳ法（２次イオン質量分析）による２次イオン強度のデプスプロファイルからも明らかなように、過剰Ｐｂの層からなっており、６５０℃以上の熱処理温度で消失し、またアモルファス状態（結晶化前）では生じないものである。
【００２８】
単に結晶化の熱処理温度のみを低温化しても、表面層３３が形成されると、図６に示すように、分極反転を繰り返すと分極密度が著しく低下し、分極疲労特性などの信頼性に関わる特性を満足することができないことがある。これに対し、図４（Ｂ）に示したような表面の構造遷移層のないキャパシタは、分極密度が高く維持され、良好な耐疲労特性を示している。つまり、分極疲労の原因は、この遷移層によるものであることが明らかである。
【００２９】
そこで、本発明者は、Ｐｂを過剰に含むＰＺＴ薄膜を６００℃以下、特に５５０℃以下の低温において結晶化させ、表面に生じた構造遷移層をドライエッチングによって除去し、しかる後に上部電極を形成する工程を見出し、低温化と同時に分極疲労特性の向上を共に実現したのである。
【００３０】
なお、本発明の方法によりＰＺＴキャパシタを作製するに際し、次に述べる条件がキャパシタ性能（特に分極疲労の防止）にとって望ましいものである。
【００３１】
まず、電極物質について、一般に、ＰＺＴキャパシタの電極にはＰｔ（但し、上部電極のみにＡｕが使用される場合もある。）などの酸化されない物質が用いられるが、金属Ｉｒを下部と上部の両方の電極に用いることによって分極疲労を緩和することができる。例えば、電極にＡｕを用いたキャパシタにおいては、１０6 回以上の反転によって残留分極密度がほとんどゼロまで減少しており、また、上部電極にＰｔを用いたキャパシタにおいては疲労特性が僅かに向上するが、２×１０6 回以上の反転において急激な分極特性の低下が観測されるが、電極にＩｒを用いた場合、２×１０9 回まで分極特性の減少が見られない。
【００３２】
次に、ＰＺＴの結晶化方向の制御について、下部電極上に非晶質ＰＺＴを堆積させて、結晶化温度以上に加熱すると、厚み方向に結晶化が進行し、この結晶化過程によって図４（Ｃ）のように柱状の粒子構造１４Ａが形成され、過剰な鉛などが表面に押し出され、ＰＺＴ層１４の表面にＰｂを主体とする構造遷移層３３を形成する。
【００３３】
このような結晶化が起きるのは、例えばゾル−ゲル法において、過剰な鉛を含むＰＺＴ前駆体溶液を用いた場合のみである。これは、Ｐｂが化学量論量（Ｐｂ＝１．０）のときには、結晶化時に表面からＰｂが飛散するため、ＰＺＴ上部ではペロブスカイト結晶が生じ難くなるが、過剰Ｐｂの場合は表面でのＰｂ濃度が保持されて結晶化が良好に進行するからであると考えられる。ここで用いた溶液組成は原子数比でＰｂ：Ｚｒ：Ｔｉ＝１．０：０．５：０．５、１．１：０．５：０．５及び１．２：０．５：０．５の３種類である。Ｉｒ下部電極１３上に形成したＰＺＴ薄膜の微細構造を透過型電子顕微鏡ＴＥＭのスケッチとして図４に示すが、上記組成に対応してそれぞれ塊状、柱状、柱状の粒子構造が得られる。
【００３４】
即ち、前駆体溶液（又は非晶質ＰＺＴ）のＰｂ濃度が低い場合（Ｐｂ＝１．０）は、図４（Ａ）のように塊状の粒子１４Ｂの集合体でしかＰＺＴ薄膜１４’が形成されないが、同じ焼結温度（６５０℃）で同Ｐｂ濃度が過剰であると（Ｐｂ＞１．０、特にＰｂ≧１．０２を満たすＰｂ＝１．１又はＰｂ＝１．２）、柱状の粒子構造１４Ａが得られる。
【００３５】
好適なＰＺＴ前駆体溶液の組成は、Ｐｂ＝１．０２〜１．５０、更には１．０５〜１．３０、特に１．１０〜１．２０（Ｚｒ＋Ｔｉ＝１．０に対して）とする（但し、Ｔｉ／Ｚｒ比は任意の割合とする）。Ｐｂ濃度が低すぎると、上述した柱状構造（ＰＺＴ結晶化方向の制御）が実現し難く、逆にＰｂ濃度が高すぎると、上述した構造遷移層の表面析出量が多くなり、消失し難くなり、装置汚染も生じ易くなる。
【００３６】
本発明では、低い焼結温度（６００℃以下）でＰＺＴを結晶化するが、このときには図４（Ｃ）のように構造遷移層３３が生じ易いが、これはドライエッチング（プラズマエッチングやＲＩＥエッチング等）、或いはウエットエッチングで十二分に除去しているので、構造遷移層３３による分極疲労の問題は生じることがないのである。焼結温度を低くできることによって、半導体基板や配線への熱的影響を抑制することができるので、極めて有利である。
【００３７】
【実施例】
以下、本発明を実施例について説明する。
【００３８】
図１〜図１４は、本発明の第１の実施例を示すものである。
【００３９】
本実施例の方法によりＰＺＴキャパシタを作製するプロセスを図１について説明すると、まず、工程１において、Ｓｉウエハ上に形成した絶縁層１ＡであるＳｉＯ2 膜にコンタクトホール１９を開け、このコンタクトホールにポリシリコンプラグ２０をフォトリソグラフィ技術によって選択的に形成し、この上にバリア層（バリアメタル）３０となる膜厚２００ｎｍのＴｉＮ薄膜を反応性スパッタ法によって形成し、更にこの上に膜厚２００ｎｍのＩｒ（イリジウム）下部電極１３をスパッタリング又は電子線加熱方式の蒸着法によって形成し、このＩｒ下部電極１３上に膜厚２００ｎｍ〜５００ｎｍの非晶質状ＰＺＴ薄膜３２をゾル−ゲル法の材料としてスピンコート法により形成する。この場合、ゾル−ゲル溶液の組成、Ｐｂ濃度が２０ａｔｍ％過剰のＰｂ：Ｔｉ：Ｚｒ＝１．２：０．５：０．５（原子数の比）であり、その薄膜形成条件は温度４００℃〜４８０℃、酸化性環境とする。
【００４０】
次に、工程２において、ＰＺＴの結晶化熱処理を行う。温度はＸＲＤ（Ｘ線回折）のその場観察から求めた結晶化完了温度とする。上記のＰｂ濃度が２０ａｔｍ％過剰の溶液に対しては、結晶化完了温度は５２０℃〜５４０℃が適切であり、酸化性雰囲気で結晶化処理を行う。この処理の結果、ＰＺＴペロブスカイト結晶１４が形成されるが、同時にその表面にはＰｂ過剰の構造遷移層（表面層又は界面層）３３が生成する。
【００４１】
次に、工程３において、例えばＥＣＲ（Electron cyclotron resonance）を用いたドライエッチング法によって表面の構造遷移層３３を除去する。エッチングガスとしては、ＡｒとＣｌ2 との混合ガスを用いた反応性エッチング（Ａｒ流量１０〜２０ｓｃｃｍ、Ｃｌ2 流量１０〜２０ｓｃｃｍ、反応温度０〜１００℃）や、Ａｒのみを用いたスパッタエッチング（Ａｒ流量１０〜２０ｓｃｃｍ、基板温度０〜１００℃、放電電力１００〜４００Ｗ）などが採用可能である。
【００４２】
次に、工程４において、このように構造遷移層３３が除去されたＰＺＴ１４の表面にＩｒなどの上部電極１５をスパッタリング法や電子線蒸着法によって形成する。
【００４３】
次に、工程５において、上部電極１５、ＰＺＴ１４、下部電極１３及びバリアメタル３０を順次同じパターンにエッチングしてＰＺＴキャパシタＣＡＰの微細加工を行い、しかる後、ＳｉＯ2 系物質からなる絶縁層１Ｂを被着し、これにスルーホール２９を開け、上部配線２１を施す。
【００４４】
次に、本実施例によるＰＺＴキャパシタを組み込んだ半導体デバイス、例えば不揮発性メモリであるＦＲＡＭのメモリセル（例えばスタック型のもの）の製造方法を図７〜図１４に基づいて説明する。
【００４５】
まず、図７のように、Ｐ- 型シリコン基板（ウエハ）１７上に選択酸化法によりフィールド酸化膜７を形成し、熱酸化法によるゲート酸化膜１１及び化学的気相成長法によるポリシリコンワードライン９（ＷＬ）をそれぞれ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ+ 型ソース領域１０及びドレイン領域８をそれぞれ形成する。
【００４６】
そして、全面に化学的気相成長法で堆積させたＳｉＯ2 絶縁層１Ａに対し、ソース領域１０上にフォトリソグラフィでコンタクトホール１９を形成する。
【００４７】
次いで、図８のように、コンタクトホール１９においてソース領域１０に接触するように埋め込まれたポリシリコンプラグ２０を被着し、この上にＴｉＮバリア層３０、Ｉｒ下部電極１３を形成し、更に全面にスピンコート法又はディップコート法によって、上述したＰｂ過剰のゾルーゲル原料溶液３２Ａを塗布し、この原料溶液を塗布したウェハを所定の温度（１００〜３００℃、例えば１７０℃）で例えば３分間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜３２Ｂを形成し、乾燥を完了したウエハを４００〜４８０℃で処理して、非晶質層３２を形成する。
【００４８】
次いで、大気中でペロブスカイト結晶の上述した柱状構造を生成するような条件下で、低温（６００℃以下、例えば５２０〜５４０℃）で例えば１０分間焼結（酸化焼結）し、図９のように、ＰＺＴペロブスカイト結晶からなる強誘電体膜１４を全面に形成する。このとき、ＰＺＴ膜１４の表面には、Ｐｂ過剰の構造遷移層３３が生成する。
【００４９】
なお、強誘電体膜１４を所定の膜厚（例えば２０００Å）に形成するには、必要に応じて上記した塗布工程と乾燥工程とを繰り返し、一度に目的とする塗布厚にするのではなく、乾燥膜を積層して最終膜厚を得ることができる。
【００５０】
次いで、図１０のように、上記の構造遷移層３３をプラズマ２２によるドライエッチングで除去し、図１１のように、ＰＺＴ膜１４の表面を露出させる。
【００５１】
次いで、図１２のように、スパッタリングによってイリジウムを被着し、上部電極１５を所定パターンに形成する。
【００５２】
次いで、図１３のように、全面に形成した各膜の不要な部分をドライエッチング法などによって除去し、バリアメタル３０、下部電極１３、ＰＺＴ強誘電体膜１４及び上部電極１５が同一パターンに積層されたＰＺＴキャパシタＣＡＰを作製する。
【００５３】
更に、図１４のように、層間絶縁膜１Ｂ、コンタクトホール１８、ポリシリコンプラグ（図示せず）を下部に有するビットライン１６（ＢＬ）をそれぞれ形成し、ＦＲＡＭとしてのメモリセルＭ−ＣＥＬを作製する。このメモリセルは、ＣＵＢ（Cell under Bitline）タイプのものであって、トランスファゲートＴＲにおいては、例えばＮ+ 型ソース領域１０とＮ+ 型ドレイン領域８との両領域間にはゲート酸化膜１１を介してポリシリコンワードライン９（ＷＬ）が設けられ、ドレイン領域８にはＳｉＯ2 等の絶縁層のコンタクトホール１８を介してビットライン１６（ＢＬ）が接続されている。但し、キャパシタ上部電極１５は、図１に示したように配線２１に接続されるが、図１４では示してはいない。
【００５４】
図１５は、本発明の第２の実施例を示すものである。
【００５５】
本実施例によれば、上述の第１の実施例と比較して、ＰＺＴキャパシタの作製方法が異なっており、まず、工程Ｉのように、上述した工程２と同様にＰＺＴの結晶化熱処理を行う。この場合も、上記のＰｂ濃度が２０ａｔｍ％過剰の溶液に対して結晶化完了温度は５２０℃〜５４０℃が適切であり、酸化雰囲気で結晶化処理を行う。この処理の結果、ＰＺＴペロブスカイト結晶１４が形成されるが、同時にその表面にはＰｂ過剰の構造遷移層（表面層又は界面層）３３が生成する。
【００５６】
次に、工程IIにおいて、各膜３３、１４、１３及び３０を同一パターンに重ねてエッチングした後、工程III のように、ＳｉＯ2 の如き絶縁層１ＣをＣＶＤ法（化学的気相成長法）等によって被着する。
【００５７】
次に、工程IVのように、パターン露光及び現像処理したフォトレジスト４０を共通のマスクとして用い、例えばＥＣＲ（Electron cyclotron resonance）を用いたドライエッチング法によって、絶縁層１Ｃと共に表面の構造遷移層３３を部分的に除去する（但し、この際、ＰＺＴ１４の表面も除去される）。エッチングガスとしては、ＡｒとＣｌ2 との混合ガスを用いた反応性エッチング（Ａｒ流量１０〜２０ｓｃｃｍ、Ｃｌ2 流量１０〜２０ｓｃｃｍ、反応温度０〜１００℃）や、Ａｒのみを用いたスパッタエッチング（Ａｒ流量１０〜２０ｓｃｃｍ、基板温度０〜１００℃、放電電力１００〜４００Ｗ）などが採用可能である。
【００５８】
次に、工程Ｖにおいて、このように構造遷移層３３が部分的に除去されたＰＺＴ１４の表面にＩｒなどの上部電極１５をスパッタリング法や電子線蒸着法によって形成する。上部電極１５は図示のように絶縁層１Ｃ上にも被着するが、エッチングでパターニングしてよい。
【００５９】
このように、本実施例の方法では、上述した第１の実施例と同様に低温結晶成長と分極特性の向上が可能であると同時に、工程IVに示すように、上部電極のコンタクト用のエッチング時に構造遷移層３３も共通のマスク４０によって（即ち、セルフアラインに）除去できるので、上述の工程３及び５のように別々にそれらの工程を行う必要がない。また、構造遷移層３３を全面的に除去する場合（上述の工程３）のようにエッチング除去が困難な構造遷移層３３を一部分だけ除去すればよい。従って、製造工程が簡略化されると共に、エッチングを含む工程をより容易に実施できることになる。
【００６０】
以上、本発明の実施例を説明したが、上述の実施例は本発明の技術的思想に基いて更に変形が可能である。
【００６１】
例えば、上述したドライエッチングによる構造遷移層３３の除去時にＰＺＴが損傷され、これに起因した特性低下に対して、４００℃〜７００℃（例えば５００℃）における熱処理を行うことによって、その特性を図１６に示すように回復させることができる。従って、この熱処理工程を加えることが有利なことがある。この熱処理の温度はあまり高すぎると、バリアメタルの酸化が生じて抵抗が増大し易くなる。この熱処理は４００〜５５０℃で行うのが一層好ましいが、ＰＺＴは５００℃程度で特性を十分に回復する。
【００６２】
また、構造遷移層３３の除去方法としては、上述したドライエッチング法以外にも適用可能であり、構造遷移層上にＳｉＯ2 薄膜をスパッタ法などによって堆積した後に５００℃程度の熱処理を施し、ＳｉＯ2 −ＰｂＯ系の低融点ガラス化し、これをＨＦなどで化学溶解する方法も適用できる。
【００６３】
また、Ｐｂを過剰に含む非晶質ＰＺＴ薄膜の形成方法（上述の工程１参照）としては、ゾル−ゲル法以外に、スパッタ法、ＣＶＤ法、蒸着法、レーザーアブレーション法などがある。
【００６４】
また、電極物質としてＩｒを例に挙げたが、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 、Ｐｔ、Ｐｄなども適用可能である。ＰＺＴについては、過剰Ｐｂを含む組成においてはＴｉ／Ｚｒ比は任意であってよい。過剰Ｐｂ量としては、化学量論組成に対して２ａｔｍ％〜５０ａｔｍ％がよく、５ａｔｍ％〜５０ａｔｍ％が更によい。使用可能な強誘電体膜の材質は、上記のＰＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加したＰＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ3 ）等であってよい。
【００６５】
本発明に基づく強誘電体膜は、例えば図１や図１４に示したＩｒ／ＰＺＴ／Ｉｒ／バリア層／ポリ−Ｓｉ構造のキャパシタ（スタック型キャパシタ）を有するデバイスに適用可能であるが、これに限らず、ＳｉＯ2 膜上に上述のスタック型キャパシタを設けてこのキャパシタの下部電極を延設してトランスファゲートのソース領域と接続する構造としてよいし、或いはスタック型ではなく、いわゆるトレンチ（溝）内にキャパシタを組み込んだ構造のキャパシタにも適用可能である。また、ＦＲＡＭ以外の用途にも適用できる。また、ＣＯＢ(Cell over Bitline）タイプのメモリセルにも適用可能である。
【００６６】
【発明の作用効果】
本発明は、上述した如く、前記第１の電極上に、鉛を化学量論組成に対して過剰に含有するジルコン酸チタン酸鉛（ＰＺＴ）層を形成し、６００℃よりも低い温度の熱処理によって前記ＰＺＴ層を結晶化して前記強誘電体膜を形成し、次いで前記結晶化時に前記強誘電体膜の表面に生成される構造遷移層を含む表面上に絶縁層を形成し、前記絶縁層の所定部分を除去し、更にこの除去部分の直下の前記遷移層を除去して前記強誘電体膜の一部を露出させるので、前記熱処理を低温（６００℃よりも低い温度）で行っても、その熱処理で生じた前記表面析出物を除去するために、この表面析出物による分極疲労特性の劣化を防止することができると共に、Ｐｂ等の特定構成元素を過剰に含有する材料層の使用によって、その結晶化を目的とする方向に生じさせ、分極反転特性の良好な強誘電体膜を形成することができ、しかも前記遷移層を一部だけ除去すればよいので製造工程を簡略化することができる。
【００６７】
従って、従来では困難であった低温での熱処理が可能となるから、半導体基板の素子領域や配線への熱の影響を抑制し、例えば不純物濃度の変動やＡｌ配線の損傷を防止することができる。
【図面の簡単な説明】
【図１】本発明に基づくＰＺＴキャパシタの作製フローを示す概略断面図である。
【図２】熱処理温度によるＰＺＴのＸ線回折スペクトルをＰｂ濃度に応じて比較して示すグラフである。
【図３】ＰＺＴ薄膜のＰｂ過剰量による結晶化開始温度及び結晶化完了温度を示すグラフである。
【図４】ＰＺＴキャパシタのＰｂ濃度とアニール温度による構造を比較して示す概略断面図である。
【図５】異なる温度及びＰｂ濃度で形成したＰＺＴ薄膜を有するＰＺＴキャパシタのＳＩＭＳ法によるプロファイルである。
【図６】ＰＺＴキャパシタの熱処理温度による残留分極密度と分極反転回数との関係を示すグラフである。
【図７】本発明に基づくＰＺＴキャパシタを組み込んだＦＲＡＭのメモリセルの製造方法の一工程段階を示す拡大断面図である。
【図８】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１０】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１１】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１２】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１３】同メモリセルの製造方法の他の一工程段階を示す拡大断面図である。
【図１４】同メモリセルの製造方法の更に他の一工程段階を示す拡大断面図である。
【図１５】本発明に基づく他のＰＺＴキャパシタの作製フローを示す概略断面図である。
【図１６】構造遷移層除去後の熱処理の有無による分極特性を比較して示すヒステリシス曲線図である。
【符号の説明】
１Ａ、１Ｂ、１Ｃ・・・絶縁層
８・・・Ｎ+ 型ドレイン領域
９（ＷＬ）・・・ワードライン
１０・・・Ｎ+ 型ソース領域
１３・・・Ｉｒ下部電極
１４・・・強誘電体膜（ＰＺＴ薄膜）
１５・・・Ｉｒ上部電極
１６（ＢＬ）・・・ビットライン
１７・・・シリコン基板
２０・・・ポリシリコンプラグ
２２・・・プラズマ
３０・・・バリア層
３２・・・非晶質ＰＺＴ層
３３・・・構造遷移層
ＣＡＰ・・・強誘電体キャパシタ
ＴＲ・・・トランスファゲート
Ｍ−ＣＥＬ・・・メモリセル

Claims (6)

  1. 第１の電極上に強誘電体膜及び第２の電極が順次積層された強誘電体キャパシタを作製するに際し、
    前記第１の電極上に、鉛を化学量論組成に対して過剰に含有するジルコン酸チタン酸鉛（ＰＺＴ）層を形成する工程と、
    ６００℃よりも低い温度の熱処理によって前記ＰＺＴ層を結晶化して前記強誘電体膜を形成する工程と、
    前記結晶化時に前記強誘電体膜の表面に生成される構造遷移層を含む表面上に絶縁層を形成する工程と、
    前記絶縁層の所定部分を除去し、更にこの除去部分の直下の前記構造遷移層を除去して前記強誘電体膜の一部を露出させる工程と
    を有する強誘電体キャパシタの作製方法。
  2. イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、白金又はパラジウムからなる下部電極上に、ジルコン酸チタン酸鉛層と、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、白金又はパラジウムからなる上部電極とが順次積層された強誘電体キャパシタを作製するに際し、
    鉛を化学量論組成に対して過剰に含有するジルコン酸チタン酸鉛の非晶質層を前記下部電極上に形成する工程と、
    ６００℃よりも低い温度の熱処理によって前記非晶質層を結晶化して前記ジルコン酸チタン酸鉛の結晶層を形成する工程と、
    前記結晶化時に前記強誘電体膜の表面に生成される鉛を主体とする表面析出物を含む表面上に絶縁層を形成する工程と、
    過剰な鉛を主体とする表面析出物を含む前記強誘電体膜の表面上の前記絶縁層の所定部分と、この所定部分の直下の前記表面析出物とを共通のマスクによるエッチング又は溶解によって除去する工程と、
    露出した前記結晶層上に前記上部電極を形成する工程と
    を有する強誘電体キャパシタの作製方法。
  3. 前記エッチングをドライエッチングで行い、前記溶解を前記表面析出物のガラス化後の化学溶解によって行う請求項２に記載した方法。
  4. 前記ジルコン酸チタン酸鉛の非晶質の鉛含有量がジルコニウムとチタンとの合計量に対して原子数比で１．０２〜１．５０倍である請求項１又は２に記載した方法。
  5. 前記表面析出物のドライエッチング後に、４００〜７００℃で熱処理を行う請求項３に記載した方法。
  6. 請求項１〜５の何れか１項に記載した方法によって、メモリセルに強誘電体キャパシタを作製する強誘電体メモリ装置の製造方法。
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JP4057215B2 (ja) * 2000-03-07 2008-03-05 三菱電機株式会社 半導体装置の製造方法および液晶表示装置の製造方法
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
KR100416760B1 (ko) * 2001-03-12 2004-01-31 삼성전자주식회사 졸겔공정을 이용한 지르콘산-티탄산 납 후막의 제조방법
JP2002280523A (ja) * 2001-03-16 2002-09-27 Nec Corp 半導体記憶装置とその製造方法
US6656748B2 (en) * 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
US6900106B2 (en) * 2002-03-06 2005-05-31 Micron Technology, Inc. Methods of forming capacitor constructions
TWI230972B (en) * 2002-12-10 2005-04-11 Fujitsu Ltd Ferro-electric capacitor and method for making same
US7473949B2 (en) * 2002-12-10 2009-01-06 Fujitsu Limited Ferroelectric capacitor and method of manufacturing the same
JP2005251843A (ja) * 2004-03-02 2005-09-15 Nec Electronics Corp 半導体装置、その製造方法及び記憶装置
CN110164850A (zh) * 2018-02-15 2019-08-23 松下知识产权经营株式会社 电容元件和电容元件的制造方法

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* Cited by examiner, † Cited by third party
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US5188902A (en) * 1991-05-30 1993-02-23 Northern Illinois University Production of PT/PZT/PLZI thin films, powders, and laser `direct write` patterns

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