JP2001102543A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置及びその製造方法に関し、より特
性の優れた誘電体膜を用いて電荷蓄積用キャパシタを構
成する。 【解決手段】 トランジスタを設けた半導体基板１上に
設ける電荷保持用キャパシタ６を構成する絶縁性の電荷
保持層４を、単結晶の誘電体膜或いは主たる部分が単結
晶の誘電体膜のいずれかによって構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、ＦｅＲＡＭ（Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）やＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）等の半導体記
憶装置を構成するキャパシタに用いられる電荷保持層と
して単結晶の誘電体膜或いは主たる部分が単結晶からな
る誘電体膜を用いた点に特徴のある半導体装置及びその
製造方法に関するものである。

【０００２】

【従来の技術】従来、各種の情報を記録するためにＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）、或いは、ＦＬＡＳＨ（フラッシュ・メモリ）等の
半導体装置が用いられており、この内、ＤＲＡＭは読
出、書込の速度が数１０ｎ秒程度と速く、また、耐用年
数が１０¹⁵回以上と長いという特長を有する。

【０００３】また、強誘電体メモリ（ＦｅＲＡＭ）は、
リフレッシュ動作の必要がなく、動作速度が速く、且
つ、耐用年数の長いメモリとして注目されている。即
ち、ＦｅＲＡＭは、強誘電体膜の分極特性を利用した不
揮発性メモリであるためリフレッシュ動作を必要とせ
ず、また、書込及び読出速度がＤＲＡＭと同程度であ
り、且つ、耐用年数も１０¹²回以上とＦＬＡＳＨより長
いという特長がある。

【０００４】この様なＦｅＲＡＭやＤＲＡＭにおいて、
より小型化が要求される次世代素子においては、その電
荷保持層として、特性の優れた材料が望まれている。例
えば、ＦｅＲＡＭにおいて望まれている特性としては、
ファティーグ（繰り返し劣化），インプリント（極性の
移動），リテンション（情報記憶保持特性）ロス，水素
劣化（プロセス中劣化）等の無い、或いは、少ない材料
が要請されている。

【０００５】現在、ＦｅＲＡＭに用いられる強誘電体膜
材料としては、ＰＺＴ（ＰｂＺｒ_xＴｉ_1-x Ｏ₃ ）やＰ
ＬＺＴ（ＬａドープＰＺＴ）等のＰｂを含むペロブスカ
イト酸化物、或いは、ＳＢＴ等のＢｉ系層状ペロブスカ
イト酸化物が使用されており、この様なメモリセルを構
成する強誘電体キャパシタに用いる強誘電体薄膜は、ス
パッタリング法、ゾル−ゲル（Ｓｏｌ−Ｇｅｌ）法、或
いは、ＣＶＤ法等によって形成されているので、図１２
を参照して従来のＦｅＲＡＭを説明する。

【０００６】図１２参照図１２は従来のＦｅＲＡＭの概
略的要部断面図であり、まず、ｎ型シリコン基板６１の
所定領域にｐ型ウエル領域６２を形成するとともに、ｎ
型シリコン基板６１を選択酸化することによって素子分
離酸化膜６３を形成したのち、素子形成領域にゲート絶
縁膜６４を介して、例えば、ＷＳｉからなるゲート電極
６５を形成し、このゲート電極６５をマスクとしてＡｓ
等のイオンを注入することによってｎ^- 型ＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域６６を形成
する。

【０００７】次いで、全面にＳｉＯ₂ 膜等を堆積させ、
異方性エッチングを施すことによってサイドウォール６
７を形成したのち、再び、Ａｓ等をイオン注入すること
によってｎ⁺ 型ドレイン領域６８及びｎ⁺ 型ソース領域
６９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈ
ｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の
厚いＳｉＯ₂ 膜等からなる第１層間絶縁膜７０を形成し
たのち、ｎ⁺ 型ドレイン領域６８及びｎ⁺ 型ソース領域
６９に達するコンタクトホールを形成し、このコンタク
トホールをＷで埋め込むことによってＷプラグ７１，７
２を形成する。

【０００８】次いで、ＣＶＤ法を用いて全面に薄いＳｉ
Ｎ膜７３及びＳｉＯ₂ 膜７４を堆積させたのち、スパッ
タリング法によってＴｉＮ膜及びＰｔ膜を堆積させて下
部電極７５を形成し、次いで、スパッタリング法を用い
てアモルファス状のスパッタＰＺＴ膜を堆積させたの
ち、６５０〜７５０℃の大気圧酸素雰囲気中において３
０〜６０分の熱処理を行うことによって、スパッタＰＺ
Ｔ膜をペロブスカイト酸化物として結晶化させることに
よって、結晶化したＰＺＴ膜７６とする。

【０００９】次いで、再び、スパッタリング法を用いて
ＰＺＴ膜７６上にＰｔを堆積させて上部電極７７を形成
したのち、大気圧酸素雰囲気中において５００〜６５０
℃で３０分間程度の熱処理を行なってＰＺＴ膜７６が受
けた損傷を回復したのち、上部電極７７乃至下部電極７
５をパターニングすることによって強誘電体キャパシタ
を形成する。

【００１０】次いで、全面に薄いＳｉＯ₂ 膜等からなる
第２層間絶縁膜７８を設けたのち、Ｗプラグ７２に達す
るコンタクトホールを形成するとともに、上部電極７７
に対するコンタクトホールを設けたのち、全面にＴｉＮ
膜を堆積させてパターニングすることによって局所内部
配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）７９を
形成する。

【００１１】最後に、全面にＴＥＯＳ−ＮＳＧ膜等から
なる第３層間絶縁膜８０を形成したのち、Ｗプラグ７１
に達するコンタクトホールを形成し、次いで、全面に、
ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積
させたのちパターニングしてＷプラグ７１を介してｎ⁺
型ドレイン領域６８に接続するビット線８１を形成する
ことによってＦｅＲＡＭの１メモリセルの基本構造が完
成する。

【００１２】

【発明が解決しようとする課題】しかし、この様な強誘
電体膜は多結晶状態で形成されているため、特性の向上
を、組成条件の最適化や微量元素の添加等によって達成
しようとしているが、未だ、必ずしも充分な特性が得ら
れているとは言えないという問題がある。

【００１３】したがって、本発明は、より特性の優れた
誘電体膜を用いて電荷蓄積用キャパシタを構成すること
を目的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理的構
成図であり、この図１を参照して本発明における課題を
解決するための手段を説明する。なお、図１は、１メモ
リセルの概略的断面図である。 図１参照 （１）本発明は、トランジスタを設けた半導体基板１上
に電荷保持用キャパシタ６を設けた半導体装置におい
て、電荷保持用キャパシタ６を構成する絶縁性の電荷保
持層４が、単結晶の誘電体膜或いは主たる部分が単結晶
の誘電体膜のいずれかによって構成されていることを特
徴とする。

【００１５】この様に、電荷保持用キャパシタ６を構成
する電荷保持層４を、単結晶の誘電体膜或いは主たる部
分が単結晶からなる誘電体膜によって構成することによ
って、電荷保持用キャパシタ６の特性を大幅に向上する
ことができる。なお、本願明細書において、「主たる部
分が単結晶」とは、一部が完全に単結晶になっていない
が、全体としては単結晶とみなせる結晶状態を意味する
ものであり、例えば、エピタキシャル成長膜等を意味す
る。

【００１６】即ち、本発明者は、鋭意研究の結果、電荷
保持層４の結晶性を向上させることによって、電荷保持
用キャパシタ６の各特性を向上することができることを
確認したものであり、結晶性の向上の極限として、単結
晶膜或いはエピタキシャル成長膜を用いることによっ
て、特性を最大限に改善することが可能になる。これ
は、従来の多結晶状態の誘電体膜においては、結晶粒界
等の格子の乱れの部分により各種の特性が劣化している
との知見によるものであり、格子の乱れのない単結晶膜
或いは格子の乱れの少ないエピタキシャル成長膜を用い
ることによって優れた特性を得ることができる。

【００１７】（２）また、本発明は、上記（１）におい
て、電荷保持用キャパシタ６を構成する下部バリアメタ
ル層２または下部電極３の幅の平均値が、電荷保持層４
の幅の平均値より狭いことを特徴とする。

【００１８】次世代型の半導体記憶装置においては、集
積度を向上するためには電荷保持用キャパシタ６をより
小型化する必要があるが、通常の方法ではパターニング
工程においては下部電極３が上部電極５より大きくなる
順メサ状の台形形状となり、下部電極３の大きさには集
積度の関係で制限があるため、電荷保持層４を大きくす
ることができないが、逆メサ状にすることによって、即
ち、下部バリアメタル層２及び下部電極３の幅の平均値
を、電荷保持層４の幅の平均値より狭くすることによっ
て、電荷保持層４を大きくすることができる。

【００１９】（３）また、本発明は、トランジスタを設
けた半導体基板１上に電荷保持用キャパシタ６を設けた
半導体装置の製造方法において、トランジスタを設けた
半導体基板１上に、単結晶の誘電体膜或いは主たる部分
が単結晶の誘電体膜のいずれかからなる電荷保持層４を
少なくとも設けた支持基板を、支持基板が上側になるよ
うに接着したのち、この支持基板を除去することを特徴
とする。

【００２０】この様に、単結晶の誘電体膜或いは主たる
部分が単結晶の誘電体膜からなる電荷保持層４を少なく
とも設けた支持基板を用いることによって、単結晶の誘
電体膜或いは主たる部分が単結晶の誘電体膜からなる電
荷保持層４を、トランジスタを設けた半導体基板１上に
成長させる必要がないので、優れた結晶状態の電荷保持
層４を用いることができる。

【００２１】また、支持基板の除去に際しては、支持基
板としてＫＢｒ基板を用いた場合には、水（Ｈ₂ Ｏ）に
よって簡単に除去することができ、また、ＬｉＦ基板を
用いた場合には、ＬｉＯＨを用いることによって簡単に
除去することができる。さらに、支持基板と電荷保持層
４との間にＰｔ層を設けた場合には、Ｈ₂ 雰囲気中でア
ニール処理することによってＰｔの触媒効果によって剥
離することができる。

【００２２】また、支持基板は機械研磨によって除去し
ても良いものであり、さらに、機械研磨で支持基板を除
去する際に、支持基板の一部を残して電荷保持層４とし
ても良いものである。

【００２３】

【発明の実施の形態】ここで、まず、図２を参照して、
本発明の第１の実施の形態の製造工程を説明する。な
お、各図は、１メモリセルの概略的断面図であり、Ｓｉ
Ｏ₂ 膜２３の形成工程までは図１２に示した従来のＦｅ
ＲＡＭの製造工程と実質的に同じであり、且つ、本発明
の特徴点とは直接の関連がないので説明は省略する。 図２（ａ）参照 まず、ＳｉＯ₂ 膜２３を設けたｐ型シリコン基板１１上
の素子分離酸化膜１２に対応する領域に、マスクスパッ
タリング法を用いて厚さ２０ｎｍのＴｉＮ膜２４及び厚
さ２００ｎｍのＰｔ下部電極２５を順次堆積させたの
ち、厚さが、例えば、０．５ｍｍ（＝５００μｍ）の単
結晶のＢａＴｉＯ₃ 基板２６を圧着し、例えば、７００
℃に加熱することによってＢａＴｉＯ₃ 基板２６を接合
する。

【００２４】図２（ｂ）参照 次いで、機械研磨法によって、ＢａＴｉＯ₃ 基板２６
を、例えば、３００ｎｍ（＝０．３μｍ）の厚さに研磨
してＢａＴｉＯ₃ 膜２７にする。

【００２５】図２（ｃ）参照 次いで、エッチングを施すことによって、ＢａＴｉＯ₃
膜２７をＰｔ下部電極２５とほぼ同じ大きさにパターニ
ングしたのち、再び、マスクスパッタリング法によっ
て、厚さが２００ｎｍのＰｔ上部電極２８を形成する。
以降は、従来のＦｅＲＡＭの製造工程と同様に、第２層
間絶縁膜を設けたのち、Ｗプラグ１８及びＰｔ上部電極
２８に達するコンタクトホールを形成し、次いで、全面
にＴｉＮ膜を堆積させたのちパターニングすることによ
って局所内部配線を形成して、Ｗプラグ１８とＰｔ上部
電極２８とを接続することによって、ＦｅＲＡＭのメモ
リセルの基本構成が完成する。

【００２６】この本発明の第１の実施の形態において
は、結晶性の良好なバルク成長させた単結晶のＢａＴｉ
Ｏ₃ 基板２６を用いて電荷保持層を構成しており、結晶
粒界における格子の乱れが無くなるので、従来のように
スパッタリング法等によって作製した素子に比べて、水
素劣化耐性、インプリント特性、繰り返し劣化特性等に
おいて優れた特性を得ることができる。

【００２７】次に、図３を参照して、本発明の第２の実
施の形態の製造工程を説明する。なお、各図は、１メモ
リセルの概略的断面図であり、また、この場合もＳｉＯ
₂ 膜２３の形成工程までは図１２に示した従来のＦｅＲ
ＡＭの製造工程と実質的に同じであり、且つ、本発明の
特徴点とは直接の関連がないので説明は省略する。 図３（ａ）参照 まず、キャパシタの支持基板となるシリコン基板２９上
に、エピタキシャル成長法を用いて、厚さが、例えば、
２００ｎｍのＳｒＲｕＯ₃ 膜３０、厚さが、例えば、５
００ｎｍのＰＺＴ（ＰｂＺｒＴｉＯ₃ ）膜３１、及び、
厚さが、例えば、２００ｎｍのＳｒＲｕＯ₃ 膜３２を成
膜する。

【００２８】次いで、ＳｉＯ₂ 膜２３を設けたｐ型シリ
コン基板１１上の素子分離酸化膜１２に対応する領域
に、マスクスパッタリング法を用いて厚さ２０ｎｍのＴ
ｉＮ膜２４及び厚さ２００ｎｍのＰｔ下部電極２５を順
次堆積させたのち、上記のＳｒＲｕＯ₃ 膜３２乃至Ｓｒ
ＲｕＯ₃ 膜３０を堆積させたシリコン基板２９を圧着
し、アニール処理によって接合する。

【００２９】図３（ｂ）参照 次いで、機械研磨法によって、シリコン基板２９を完全
に除去する。

【００３０】図３（ｃ）参照 次いで、エッチングを施すことによって、ＳｒＲｕＯ₃
膜３０乃至ＳｒＲｕＯ ₃ 膜３２をＰｔ下部電極２５とほ
ぼ同じ大きさにパターニングし、ＳｒＲｕＯ₃電極３５
／ＰＺＴ膜３４／ＳｒＲｕＯ₃ 電極３３としたのち、再
び、マスクスパッタリング法によって、厚さが２００ｎ
ｍのＰｔ上部電極２８を形成する。以降は、上記の第１
の実施の形態と同様に局所内部配線を形成して、Ｗプラ
グ１８とＰｔ上部電極２８とを接続することによって、
ＦｅＲＡＭのメモリセルの基本構成が完成する。

【００３１】この本発明の第２の実施の形態において
は、安価なシリコン基板２９を用いるとともに、ＳｒＲ
ｕＯ₃ 膜３０を介してＰＺＴ膜３１をエピタキシャル成
長させているので、結晶性の良好な電荷保持層を構成す
ることができる。なお、この場合のエピタキシャル成長
させたＰＺＴ膜３１は必ずしも完全な単結晶ではない
が、その主たる部分は単結晶であるので、結晶粒界にお
ける格子の乱れが少なくなり、従来の素子に比べて、優
れた特性を得ることができる。また、ＢａＴｉＯ₃ とＰ
ＺＴとの特性の違いによって、上記の第１の実施の形態
より優れた特性を得ることができる。

【００３２】次に、図４を参照して、本発明の第３の実
施の形態の製造工程を説明する。なお、各図は、１メモ
リセルの概略的断面図であり、また、この場合もＳｉＯ
₂ 膜２３の形成工程までは図１２に示した従来のＦｅＲ
ＡＭの製造工程と実質的に同じであり、且つ、本発明の
特徴点とは直接の関連がないので説明は省略する。 図４（ａ）参照 まず、支持基板となる（１１１）を主面とする単結晶の
ＫＢｒ基板３６上に、エピタキシャル成長法を用いて、
（１１１）配向した厚さが、例えば、５００ｎｍのＰＺ
Ｔ膜３７を成膜する。

【００３３】次いで、ＳｉＯ₂ 膜２３を設けたｐ型シリ
コン基板１１上の素子分離酸化膜１２に対応する領域
に、マスクスパッタリング法を用いて厚さ２０ｎｍのＴ
ｉＮ膜２４及び厚さ２００ｎｍのＰｔ下部電極２５を順
次堆積させたのち、上記のＰＺＴ膜３７を堆積させたＫ
Ｂｒ基板３６を圧着し、アニール処理によって接合す
る。

【００３４】図４（ｂ）参照 次いで、基板全体を純水中に浸漬することによって、Ｋ
Ｂｒ基板３６を完全に除去する。

【００３５】図４（ｃ）参照 次いで、ＰＺＴ膜３７をエッチングすることによって、
Ｐｔ下部電極２５とほぼ同じ大きさのＰＺＴ膜３８にし
たのち、再び、マスクスパッタリング法によって、厚さ
が２００ｎｍのＰｔ上部電極３９を形成する。以降は、
上記の第１の実施の形態と同様に局所内部配線を形成し
て、Ｗプラグ１８とＰｔ上部電極３９とを接続すること
によって、ＦｅＲＡＭのメモリセルの基本構成が完成す
る。

【００３６】この本発明の第３の実施の形態において
は、ＫＢｒ基板３６を用いているので、支持基板の除去
は純水を用いるだけで良く、支持基板の除去工程が非常
に容易になる。なお、この場合のエピタキシャル成長さ
せたＰＺＴ膜３７も必ずしも完全な単結晶ではないが、
その主たる部分は単結晶であるので、結晶粒界における
格子の乱れが少なくなり、従来の素子に比べて、優れた
特性を得ることができる。

【００３７】次に、図５を参照して、本発明の第４の実
施の形態の製造工程を説明する。なお、各図は、１メモ
リセルの概略的断面図であり、また、この場合もＳｉＯ
₂ 膜２３の形成工程までは図１２に示した従来のＦｅＲ
ＡＭの製造工程と実質的に同じであり、且つ、本発明の
特徴点とは直接の関連がないので説明は省略する。 図５（ａ）参照 まず、支持基板となる（１１１）を主面とする単結晶の
ＫＢｒ基板３６上に、厚さが、例えば、１００ｎｍのＰ
ｔ膜４０を設けたのち、厚さが、例えば、３００ｎｍの
ＰＺＴ膜３７を堆積させる。この場合のＰＺＴ膜３７
は、純粋なエピタキシャル成長層ではないが、その主た
る部分は（１１１）配向した単結晶となる。

【００３８】次いで、ＳｉＯ₂ 膜２３を設けたｐ型シリ
コン基板１１上の素子分離酸化膜１２に対応する領域
に、マスクスパッタリング法を用いて厚さ２０ｎｍのＴ
ｉＮ膜２４及び厚さ２００ｎｍのＰｔ下部電極２５を順
次堆積させたのち、上記のＰＺＴ膜３７及びＰｔ膜４０
を堆積させたＫＢｒ基板３６を圧着し、アニール処理に
よって接合する。

【００３９】図５（ｂ）参照 次いで、Ｈ₂ 雰囲気中で、例えば、３００℃に加熱する
ことによって、Ｐｔの触媒作用によって、ＰＺＴ膜３７
が剥離する。なお、この場合、Ｐｔ膜４０はＫＢｒ基板
３６側に残ることになる。

【００４０】図６（ｃ）参照 次いで、ＰＺＴ膜３７をエッチングすることによって、
Ｐｔ下部電極２５とほぼ同じ大きさのＰＺＴ膜３８にし
たのち、再び、マスクスパッタリング法によって、厚さ
が２００ｎｍのＰｔ上部電極３９を形成する。以降は、
上記の第１の実施の形態と同様に局所内部配線を形成し
て、Ｗプラグ１８とＰｔ上部電極３９とを接続すること
によって、ＦｅＲＡＭのメモリセルの基本構成が完成す
る。

【００４１】この本発明の第４の実施の形態において
は、ＫＢｒ基板３６とＰＺＴ膜３７との間にＰｔ層４０
を介在させているので、Ｈ₂ 雰囲気中の熱処理によって
ＫＢｒ基板３６を除去することができ、ウエット処理工
程を伴わないので、基板除去工程が容易になる。なお、
この場合のＰＺＴ膜３７もその主たる部分は（１１１）
配向した単結晶であるので、結晶粒界における格子の乱
れが少なくなり、従来の素子に比べて、優れた特性を得
ることができる。

【００４２】以上の第１乃至第４の実施の形態の説明に
おいては、強誘電体キャパシタを素子分離酸化膜１２に
対応する領域に設け、ｎ⁺ 型ソース領域１８に接続する
Ｗプラグ２１とは局所内部配線を介して接続されている
が、より高集積度化が要求される次世代のＦｅＲＡＭに
おいては、強誘電体キャパシタをｎ⁺ 型ソース領域に接
続するＷプラグに直接接続するように配置することが考
えられるので、この様な次世代ＦｅＲＡＭを、図６を参
照して説明する。

【００４３】図６参照 図６は次世代ＦｅＲＡＭの概略的断面図であり、上部電
極７７／強誘電体膜８５／下部電極７５からなる強誘電
体キャパシタは、ｎ⁺ 型ソース領域６９に接続するプラ
グ８３と直接接するように配置され、上部電極７７は第
２層間絶縁膜７８に設けたプラグ８６を介してプレート
線（接地線）８７に接続されることになる。この様に、
次世代ＦｅＲＡＭにおいては、集積度を高めるために素
子分離酸化膜６３の面積を小さくし、強誘電体キャパシ
タを素子形成領域の上に設ける必要が生ずる。

【００４４】次に、図７を参照して、次世代ＦｅＲＡＭ
に対応する本発明の第５の実施の形態の製造方法を説明
する。なお、各図は、１メモリセルの概略的断面図であ
り、この場合、Ｗプラグ２０，２１の形成工程までは図
１２に示した従来のＦｅＲＡＭの製造工程と実質的に同
じであり、且つ、本発明の特徴点とは直接の関連がない
ので説明は省略する。 図７（ａ）参照 まず、厚さが、例えば、０．５ｍｍ（＝５００μｍ）の
単結晶のＢａＴｉＯ₃基板２６に、マスクスパッタリン
グ法を用いて厚さ２００ｎｍのＰｔ下部電極２５及び厚
さ２０ｎｍのＴｉＮ膜２４を順次堆積させる。

【００４５】次いで、Ｗプラグ２０，２１を設けたｐ型
シリコン基板１１上に、Ｗプラグ２１とＴｉＮ膜２４と
が接続するように位置合わせしてＢａＴｉＯ₃ 膜２６を
圧着し、例えば、７００℃に加熱することによってＢａ
ＴｉＯ₃ 膜２６を接合する。

【００４６】図７（ｂ）参照 次いで、機械研磨法によって、ＢａＴｉＯ₃ 基板２６
を、例えば、３００ｎｍ（＝０．３μｍ）の厚さに研磨
してＢａＴｉＯ₃ 膜２７にしたのち、再び、マスクスパ
ッタリング法によって、厚さが２００ｎｍのＰｔ上部電
極２８を形成する。

【００４７】図７（ｃ）参照 次いで、エッチングを施すことによって、ＢａＴｉＯ₃
膜２７をＰｔ下部電極２５とほぼ同じ大きさにパターニ
ングしてＢａＴｉＯ₃ 膜４１としたのち、図６に示した
様に第２層間絶縁膜に設けたプラグを介してプレート線
に接続することによって、ＦｅＲＡＭのメモリセルの基
本構成が完成する。

【００４８】この本発明の第５の実施の形態において
は、単結晶からなる電荷保持層を有する強誘電体キャパ
シタをＷプラグ２１に直接接するように接合しているの
で、集積度を向上することができるとともに、従来のよ
うにスパッタリング法等によって作製した素子に比べ
て、水素劣化耐性、インプリント特性、繰り返し劣化特
性等において優れた特性を得ることができる。

【００４９】この様に、強誘電体キャパシタをＷプラグ
２１に直接接するように接合する構成は、上記の第１乃
至第４の実施の形態にも適用されるものであり、それに
よって、集積度を向上することができる。

【００５０】しかし、強誘電体キャパシタを構成する部
材をＷプラグ２１に直接接するように接合した場合に
は、接合後に、強誘電体キャパシタをパターニングする
ためのエッチング工程が必要になるが、この様なエッチ
ング工程において、順メサ状の台形形状となるため、下
部電極や下地バリアメタル層を余り厚く形成すると電荷
保持層を大きくすることができないという問題が発生す
る。

【００５１】そこで、この様な問題を、電荷保持層を設
けた支持基板側を予めメサエッチングすることによって
解決したので、この様な製造工程を図８及び図９を参照
して説明する。図８及び図９は本発明の第６の実施の形
態の製造工程の説明図であり、各図は１メモリセルの概
略的断面図であり、Ｗプラグ２０，２１の形成工程まで
は図１２に示した従来のＦｅＲＡＭの製造工程と実質的
に同じであり、且つ、本発明の特徴点とは直接の関連が
ないので説明は省略する。 図８（ａ）参照 まず、厚さが、例えば、０．５ｍｍ（＝５００μｍ）の
単結晶のＢａＴｉＯ₃基板２６に、パッタリング法を用
いて厚さ２０ｎｍのＴｉＮ膜及び厚さ２００ｎｍのＰｔ
膜を順次堆積させたのち、レジストパターン（図示せ
ず）をマスクとして、ＢａＴｉＯ₃ 基板２６の一部が露
出するまでエッチングすることによって順テーパ状のメ
サ４２を形成して、所定面積のＴｉＮ膜２４及びＰｔ下
部電極２５を形成する。

【００５２】図８（ｂ）参照 次いで、レジストパターンを除去したのち、全面に厚い
ＳｉＯ₂ 膜４３を堆積させて、メサ４２の全体を被覆す
る。

【００５３】図８（ｃ）参照 次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ＴｉＮ膜２４
が露出するまで研磨してＳｉＯ₂ 膜４３の表面を平坦化
する。

【００５４】図８（ｄ）参照 次いで、Ｗプラグ２０，２１を設けたｐ型シリコン基板
１１上に、Ｗプラグ２１とＴｉＮ膜２４とが接続するよ
うに位置合わせしてＢａＴｉＯ₃ 基板２６を圧着し、例
えば、７００℃に加熱することによってＢａＴｉＯ₃ 基
板２６を接合する。

【００５５】図９（ｅ）参照 次いで、機械研磨法によって、ＢａＴｉＯ₃ 基板２６
を、ＳｉＯ₂ 膜４３が露出するまで、例えば、３００ｎ
ｍ（＝０．３μｍ）の厚さに研磨してＢａＴｉＯ ₃ 膜２
７にする。

【００５６】図９（ｆ）参照 次いで、レジストパターン４４を設けたのち、スパッタ
リング法によって全面に厚さが、例えば、２００ｎｍの
Ｐｔ膜４５を堆積させる。

【００５７】図９（ｇ）参照 次いで、レジストパターン４４を除去するリフトオフ法
によって残存するＰｔ膜４５をＰｔ上部電極２８とした
のち、図６に示した様に第２層間絶縁膜に設けたプラグ
を介してプレート線に接続することによって、ＦｅＲＡ
Ｍのメモリセルの基本構成が完成する。

【００５８】この本発明の第６の実施の形態において
は、電荷保持層となるＢａＴｉＯ₃ 膜２７の面積を、Ｐ
ｔ下部電極２５或いは下地バリアメタルとなるＴｉＮ膜
２４の面積より大きくすることができるので、強誘電体
メモリ装置を高集積化することができるとともに、蓄積
容量の低減を抑制することができる。

【００５９】次に、図１０及び図１１を参照して本発明
の第７の実施の形態の製造工程を説明する。なお、各図
は１メモリセルの概略的断面図であり、Ｗプラグ２０，
２１の形成工程までは図１２に示した従来のＦｅＲＡＭ
の製造工程と実質的に同じであり、且つ、本発明の特徴
点とは直接の関連がないので説明は省略する。 図１０（ａ）参照 まず、単結晶のＭｇＯ基板４６上に、厚さが、例えば、
２００ｎｍのＰｔ膜４７、厚さが、例えば、１００ｎｍ
のＳｒＲｕＯ₃ 膜４８、厚さが、例えば、５００ｎｍの
ＰＺＴ膜４９、厚さが、例えば、１００ｎｍのＳｒＲｕ
Ｏ₃ 膜５０、及び、厚さが、例えば、２００ｎｍのＰｔ
膜５１を順次エピタキシャル成長させる。

【００６０】図１０（ｂ）参照 次いで、レジストパターン（図示せず）をマスクとし
て、ＭｇＯ基板４６の一部が露出するまでエッチングし
て順テーパ状のメサ５２を形成することによって、所定
面積のＰｔ下部電極５７／ＳｒＲｕＯ₃ 電極５６／ＰＺ
Ｔ膜５５／ＳｒＲｕＯ₃ 電極５４／Ｐｔ上部電極５３か
らなる強誘電体キャパシタを構成する。

【００６１】図１０（ｃ）参照 次いで、レジストパターンを除去したのち、全面に厚い
ＳｉＯ₂ 膜５８を堆積させて、メサ５２の全体を被覆す
る。

【００６２】図１０（ｄ）参照 次いで、ＣＭＰ法を用いて、Ｐｔ上部電極５７電極が露
出するまで研磨してＳｉＯ₂ 膜５８の表面を平坦化す
る。

【００６３】図１１（ｅ）参照 次いで、Ｗプラグ２０，２１を設けたｐ型シリコン基板
１１上に、Ｗプラグ２１とＰｔ下部電極５７とが接続す
るように位置合わせしてＭｇＯ基板４６を圧着し、加熱
することによってＭｇＯ基板４６を接合する。

【００６４】図１１（ｆ）参照 次いで、機械研磨法によって、ＭｇＯ基板４６を、Ｓｉ
Ｏ₂ 膜５８が露出するまで研磨してＭｇＯ基板４６を完
全に除去したのち、図６に示した様に第２層間絶縁膜に
設けたプラグを介してプレート線に接続することによっ
て、ＦｅＲＡＭのメモリセルの基本構成が完成する。

【００６５】この本発明の第７の実施の形態において
は、電荷保持層となるＰＺＴ膜５５の面積を、Ｐｔ下部
電極５７の面積より大きくすることができるので、強誘
電体メモリ装置を高集積化することができるとともに、
蓄積容量の低減を抑制することができる。また、電荷保
持層としてＰＺＴ膜５５を用いているので、電荷保持層
としてＢａＴｉＯ₃ 膜２７を用いた上記の第６の実施の
形態より優れた特性を得ることができる。

【００６６】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に示した構成に限られるも
のでなく、各種の変更が可能である。例えば、上記の第
２、第３、第４、及び、第７の実施の形態においては、
電荷保持層としてＰＺＴを用いているが、ＰＺＴに限ら
れるものではなくＰＺ，ＰＴ，ＰＬＺＴ等のＰｂを含む
ペロブスカイト酸化物一般にも適用されるものである。

【００６７】また、上記の各実施の形態においては、下
部電極として、Ｐｔを用いているが、例えば、Ｒｕ，Ｉ
ｒ，或いは、ＲｕＯ₂ 等を用いても良いものである。即
ち、白金族（Ｐｔ，Ｒｕ，Ｉｒ）、白金族の酸化物（Ｒ
ｕＯ₂ ，ＩｒＯ₂ ）、或いは、これらの積層構造（Ｐｔ
／ＩｒＯ₂ 等）のいずれかを用いれば良い。

【００６８】また、上記の第３の実施の形態において
は、支持基板として（１１１）面を主面とする単結晶の
ＫＢｒ基板を用いているが、（１１１）を主面とする単
結晶のＬｉＦ基板を用いても良く、このＬｉＦ基板上に
（１１１）配向のＰＺＴ膜を形成し、トランジスタを形
成した半導体基板に接合したのち、水酸化リチウム（Ｌ
ｉＯＨ）を用いてＬｉＦ基板をエッチング除去すれば良
い。

【００６９】また、上記の第４の実施の形態において
は、支持基板として（１１１）面を主面とする単結晶の
ＫＢｒ基板を用い、Ｐｔ膜を介してＰＺＴ膜を成長させ
ているが、（１１１）を主面とする単結晶のＬｉＦ基板
等のアルカリハライド基板を用いても良く、このＬｉＦ
基板上にＰｔ膜を介してＰＺＴ膜を成長させ、ＫＢｒ基
板の場合と同様に、水素雰囲気中で３００℃の温度で熱
処理することによってＬｉＦ基板をＰｔ膜とともに剥離
させても良いものである。

【００７０】また、支持基板としては、ＫＢｒ、Ｌｉ
Ｆ、或いは、ＭｇＯ以外に、電荷保持層となる誘電体膜
の格子定数を考慮して、ＮａＣｌ、ＫＣｌ、ＮａＦ、Ｃ
ａＦ₂、ＬａＡｌＯ₃ 、或いは、ＮａＢｒ等を用いても
良いものである。

【００７１】また、上記の第１、第５、及び、第６の実
施の形態においては、電荷保持層兼基板としてＢａＴｉ
Ｏ₃ 単結晶を用いているが、ＮｂＴｉＯ₃ 単結晶、Ｌｉ
ＮｂＯ₃ 単結晶等を用いても良いものである。

【００７２】また、上記の第２の実施の形態において
は、単結晶シリコン基板上に、ＳｒＲｕＯ₃ 膜／ＰＺＴ
膜／ＳｒＲｕＯ₃ 膜をエピタキシャル成長させている
が、シリコン基板の代わりに、単結晶のＳｒＴｉＯ₃ 基
板を用いても良いものである。

【００７３】また、上記の実施の形態の説明において
は、１Ｔｒ＋１Ｃ型の強誘電体メモリの情報蓄積キャパ
シタを前提として説明しているが、２Ｔｒ＋２Ｃ型の強
誘電体メモリの情報蓄積キャパシタにも適用されるもの
であり、さらに、この様な強誘電体メモリ用のキャパシ
タに限られるものではなく、Ｔａ₂ Ｏ₅ 等の高誘電率膜
を用いたＤＲＡＭ等にも適用されるのである。

【００７４】即ち、ＤＲＡＭにおいても、集積度を高め
るにつれて情報蓄積キャパシタを構成する誘電体膜とし
て高誘電率膜を用いる必要が生ずるが、この場合にも、
高誘電率膜をバルク単結晶或いはエピタキシャル成長膜
によって構成することによって、誘電率を多結晶或いは
アモルファス状態の高誘電率膜より高めることができ、
それによって、蓄積容量を大きくすることができる。

【００７５】さらに、本発明は、通常の半導体集積回路
装置における容量の大きな微小キャパシタとして、或い
は、他の電子デバイスのキャパシタとしても適用される
ものである。

【００７６】

【発明の効果】本発明によれば、電荷保持層を単結晶或
いは主たる部分が単結晶からなる強誘電体膜或いは高誘
電率膜によって構成しているので、ファティーグ、イン
プリント劣化、リテンション劣化、水素劣化を低減する
ことができ、ＦｅＲＡＭ或いはＤＲＡＭの高集積化、高
性能化、高信頼性化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の第１の実施の形態の製造工程の説明図
である。

【図３】本発明の第２の実施の形態の製造工程の説明図
である。

【図４】本発明の第３の実施の形態の製造工程の説明図
である。

【図５】本発明の第４の実施の形態の製造工程の説明図
である。

【図６】次世代ＦｅＲＡＭの概略的断面図である。

【図７】本発明の第５の実施の形態の製造工程の説明図
である。

【図８】本発明の第６の実施の形態の途中までの製造工
程の説明図である。

【図９】本発明の第６の実施の形態の図８以降の製造工
程の説明図である。

【図１０】本発明の第７の実施の形態の途中までの製造
工程の説明図である。

【図１１】本発明の第７の実施の形態の図１０以降の製
造工程の説明図である。

【図１２】従来のＦｅＲＡＭの概略的断面図である。

【符号の説明】

１ トランジスタを設けた半導体基板 ２ 下部バリアメタル層 ３ 下部電極 ４ 電荷保持層 ５ 上部電極 ６ 電荷保持用キャパシタ １１ ｐ型シリコン基板 １２ 素子分離酸化膜 １３ ゲート絶縁膜 １４ ゲート電極 １５ ｎ^- 型ＬＤＤ領域 １６ サイドウォール １７ ｎ⁺ 型ドレイン領域 １８ ｎ⁺ 型ソース領域 １９ 第１層間絶縁膜 ２０ Ｗプラグ ２１ Ｗプラグ ２２ ＳｉＮ膜 ２３ ＳｉＯ₂ 膜 ２４ ＴｉＮ膜 ２５ Ｐｔ下部電極 ２６ ＢａＴｉＯ₃ 基板 ２７ ＢａＴｉＯ₃ 膜 ２８ Ｐｔ上部電極 ２９ シリコン基板 ３０ ＳｒＲｕＯ₃ 膜 ３１ ＰＺＴ膜 ３２ ＳｒＲｕＯ₃ 膜 ３３ ＳｒＲｕＯ₃ 電極 ３４ ＰＺＴ膜 ３５ ＳｒＲｕＯ₃ 電極 ３６ ＫＢｒ基板 ３７ ＰＺＴ膜 ３８ ＰＺＴ膜 ３９ Ｐｔ上部電極 ４０ Ｐｔ膜 ４１ ＢａＴｉＯ₃ 膜 ４２ メサ ４３ ＳｉＯ₂ 膜 ４４ レジストパターン ４５ Ｐｔ膜 ４６ ＭｇＯ基板 ４７ Ｐｔ膜 ４８ ＳｒＲｕＯ₃ 膜 ４９ ＰＺＴ膜 ５０ ＳｒＲｕＯ₃ 膜 ５１ Ｐｔ膜 ５２ メサ ５３ Ｐｔ上部電極 ５４ ＳｒＲｕＯ₃ 電極 ５５ ＰＺＴ膜 ５６ ＳｒＲｕＯ₃ 電極 ５７ Ｐｔ下部電極 ５８ ＳｉＯ₂ 膜 ６１ ｎ型シリコン基板 ６２ ｐ型ウエル領域 ６３ 素子分離酸化膜 ６４ ゲート絶縁膜 ６５ ゲート電極 ６６ ｎ^- 型ＬＤＤ領域 ６７ サイドウォール ６８ ｎ⁺ 型ドレイン領域 ６９ ｎ⁺ 型ソース領域 ７０ 第１層間絶縁膜 ７１ Ｗプラグ ７２ Ｗプラグ ７３ ＳｉＮ膜 ７４ ＳｉＯ₂ 膜 ７５ 下部電極 ７６ ＰＺＴ膜 ７７ 上部電極 ７８ 第２層間絶縁膜 ７９ 局所内部配線 ８０ 第３層間絶縁膜 ８１ ビット線 ８２ プラグ ８３ プラグ ８４ 下地バリアメタル ８５ 強誘電体膜 ８６ プラグ ８７ プレート線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD21 AD54 AD60 FR02 FR03 GA09 GA21 JA14 JA15 JA17 JA38 JA39 JA40 JA43 KA05 KA19 MA06 MA17 MA18 PR25 PR33

Claims (3)

【特許請求の範囲】
1. 【請求項１】 トランジスタを設けた半導体基板上に電
   荷保持用キャパシタを設けた半導体装置において、前記
   電荷保持用キャパシタを構成する絶縁性の電荷保持層
   が、単結晶の誘電体膜或いは主たる部分が単結晶の誘電
   体膜のいずれかによって構成されていることを特徴とす
   る半導体装置。
2. 【請求項２】 上記電荷保持用キャパシタを構成する下
   部バリアメタル層及び下部電極の幅の平均値が、上記電
   荷保持層の幅の平均値より狭いことを特徴とする請求項
   １記載の半導体装置。
3. 【請求項３】 トランジスタを設けた半導体基板上に電
   荷保持用キャパシタを設けた半導体装置の製造方法にお
   いて、前記トランジスタを設けた半導体基板上に、単結
   晶の誘電体膜或いは主たる部分が単結晶の誘電体膜のい
   ずれかからなる電荷保持層を少なくとも設けた支持基板
   を、前記支持基板が上側になるように接着したのち、前
   記支持基板を除去することを特徴とする半導体装置の製
   造方法。