WO2016170836A1 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- WO2016170836A1 WO2016170836A1 PCT/JP2016/055112 JP2016055112W WO2016170836A1 WO 2016170836 A1 WO2016170836 A1 WO 2016170836A1 JP 2016055112 W JP2016055112 W JP 2016055112W WO 2016170836 A1 WO2016170836 A1 WO 2016170836A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- layer
- region
- barrier layer
- surface side
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 140
- 230000004888 barrier function Effects 0.000 claims abstract description 102
- 239000010936 titanium Substances 0.000 claims abstract description 59
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 59
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 55
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 46
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 232
- 239000011229 interlayer Substances 0.000 claims description 31
- 230000015556 catabolic process Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 239000001257 hydrogen Substances 0.000 description 14
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- 239000012535 impurity Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910004349 Ti-Al Inorganic materials 0.000 description 2
- 229910004692 Ti—Al Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000001603 reducing effect Effects 0.000 description 2
- 229910018575 Al—Ti Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009529 body temperature measurement Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Definitions
- the present invention relates to a semiconductor device.
- a barrier metal layer has been provided in order to prevent corrosion of an interlayer insulating film caused by aluminum (Al) in a source electrode and short circuit between a gate electrode and a source electrode formed of polysilicon.
- a barrier metal layer is provided between the anode electrode having Al and the cathode electrode having Al and the polysilicon layer (see, for example, Patent Document 1).
- a temperature element monitor using an npn bipolar structure is known in a semiconductor device formed of silicon carbide (SiC) (see, for example, Patent Document 2).
- the source electrode After forming the source electrode having Al, the source electrode is sintered at about 400 ° C. In the sintering process, hydrogen contained in Al enters the semiconductor device. Since hydrogen has a reducing action, oxygen in the semiconductor device is extracted by hydrogen, and the properties of an insulating film such as silicon dioxide used as a gate insulating film may change. This causes a problem that the gate voltage threshold (Vth) of the gate structure shifts. In view of this, a structure of a semiconductor device that prevents hydrogen from entering the semiconductor device is provided.
- the second titanium layer may have a greater thickness than the first titanium layer.
- Each of the first titanium layer and the second titanium layer may have a thickness smaller than any of the first titanium nitride layer and the second titanium nitride layer.
- Each thickness of the first titanium layer and the second titanium layer is 10 nm to 50 nm, and each thickness of the first titanium nitride layer and the second titanium nitride layer is 50 nm to 200 nm. Good.
- the semiconductor device may further include an active region having a gate structure and an element region that is a region different from the active region and includes a semiconductor element provided on the surface side of the semiconductor substrate.
- the barrier layer may be provided between the electrode containing aluminum and the semiconductor element.
- the semiconductor element may be a pn junction diode, and the electrode containing aluminum may be an electrode electrically connected to the pn junction diode.
- the element region may further include an insulating film on the surface side of the semiconductor element.
- the barrier layer may also be provided on the surface side of the insulating film provided to extend from the active region to the element region.
- the insulating film may have a contact hole for electrically connecting the semiconductor element and the electrode containing aluminum, and the barrier layer may be provided also on the side wall of the contact hole.
- the barrier layer may be provided in a region wider than the element region.
- the gate structure of the active region may include a gate electrode and a barrier layer provided on the surface side of the gate electrode.
- the edge of the active region on the element region side of the barrier layer and the edge of the element region on the side of the active region of the barrier layer may be separated from each other by 10 ⁇ m or more and 20 ⁇ m or less.
- the semiconductor device may further include an interlayer insulating film between the electrode provided on the surface side of the gate electrode and the gate electrode.
- the barrier layer may be provided between the electrode provided on the surface side of the gate electrode and the interlayer insulating film.
- the semiconductor device may further include a breakdown voltage structure provided along the edge of the semiconductor substrate.
- the barrier layer may be provided on the surface side of the breakdown voltage structure portion, and the barrier layer of the breakdown voltage structure portion may have a floating potential.
- An electrode containing aluminum may not be provided on the surface side of the barrier layer of the pressure-resistant structure.
- FIG. 6 is a diagram showing a step of forming a p-type well region 27, a p + -type contact region 28, and an n + -type source region 29.
- FIG. 6 is a diagram showing a step of forming a gate insulating film 24, a gate electrode 25, and an interlayer insulating film 26.
- FIG. 6 is a diagram showing a step of forming an insulating film 35 and a pn junction diode 32.
- FIG. 6 is a diagram showing a step of forming an interlayer insulating film 36.
- FIG. 4 is a diagram showing a stage of forming a barrier layer 40.
- FIG. 6 is a diagram showing a stage of forming a source electrode 22, an electrode 31, a protective film 14, and a drain electrode 23. It is a figure which shows the active region 10 in 2nd Example. It is a figure which shows the active region 10 in 3rd Example. It is a figure which shows the active region 10 in 4th Example.
- FIG. 1 is a diagram showing a plan view of a semiconductor device 100 in the first embodiment. That is, FIG. 1 shows a case where the semiconductor substrate 20 is viewed from above.
- the semiconductor device 100 has a plane parallel to the xy plane.
- the x direction and the y direction are directions perpendicular to each other, and the z direction is a direction perpendicular to the xy plane.
- the front side means the z direction side of an object having a plane parallel to the xy plane
- the back side means the ⁇ z direction side of the object.
- a surface located between the front surface side and the back surface side of the object is referred to as a side surface of the object.
- the semiconductor device 100 has a semiconductor substrate 20.
- the semiconductor device 100 includes an active region 10, an element region 30, a breakdown voltage structure 50, a gate pad 70, a source pad 72, a wiring 73, a covering region 78, a cathode pad 74, and an anode pad 76 on the surface side of the semiconductor substrate 20.
- the protective film 14 located on the most surface side of the semiconductor device 100 is omitted.
- the protective film 14 described later is provided on the most surface side of the semiconductor device 100 except for the surface side of the gate pad 70, the source pad 72, the cathode pad 74, and the anode pad 76 that are electrically connected to external electrodes.
- the active region 10 is a region having a gate structure 12 described later.
- the active region 10 of this example is a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but may be an IGBT (Insulated Gate Bipolar Transistor).
- the entire surface side of the active region 10 is covered with a barrier layer 40 described later. In FIG. 1, the portion where the barrier layer 40 is provided is shown with hatching.
- the gate pad 70 is a part that provides electrical connection between a gate electrode described later and an external electrode of the semiconductor device 100.
- the source pad 72 is a part that provides electrical connection between a source electrode described later and an electrode outside the semiconductor device 100.
- the gate pad 70 and the source pad 72 of this example may be formed of a barrier layer 40 described later and an electrode containing Al provided on the surface side of the barrier layer 40.
- the element region 30 is a region different from the active region 10.
- the surface side of the element region 30 is covered with a barrier layer 40 described later.
- the element region 30 may include a temperature measurement element that measures the temperature of the semiconductor device 100.
- the cathode pad 74 and the anode pad 76 are portions electrically connected to the cathode and the anode of the temperature measuring element, respectively.
- the cathode pad 74 provides an electrical connection between the cathode of the temperature measuring element and an external electrode
- the anode pad 76 provides an electrical connection between the anode of the temperature measuring element and an external electrode.
- the cathode pad 74 and the cathode of the element region 30 are electrically connected by a wiring 73. Further, the anode pad 76 and the anode of the element region 30 are electrically connected by a wiring 73.
- the wiring 73 of this example is formed by a barrier layer 40 described later and an electrode containing Al provided on the surface side of the barrier layer 40.
- the pressure resistant structure 50 is provided along the edge of the semiconductor substrate 20.
- the surface side of the pressure resistant structure 50 is covered with a barrier layer 40 described later.
- the breakdown voltage structure 50 includes a plurality of guard rings provided along the side of the end of the semiconductor substrate 20.
- the guard ring described later extends a depletion layer generated in the active region 10 inside the semiconductor substrate 20 to the end of the semiconductor substrate 20. Thereby, electric field concentration in the depletion layer inside the semiconductor substrate 20 can be prevented. Therefore, the breakdown voltage of the semiconductor device 100 can be improved as compared with the case where the breakdown voltage structure 50 is not provided.
- the covering region 78 is a region where a barrier layer 40 described later is provided on the surface side of the semiconductor substrate 20.
- An insulating film such as an interlayer insulating film formed in the manufacturing process may be provided between the covering region 78 and the semiconductor substrate 20.
- the covering region 78 is a region provided so as to cover as much as possible the surface side of the semiconductor substrate 20 where the active region 10 and the element region 30 are not provided.
- the barrier layer 40 described later is provided in a region wider than the active region 10, the element region 30, and the like.
- FIG. 2 is a diagram showing a cross-sectional view along AA ′ in FIG.
- the AA ′ sectional view is a sectional view in which a region including the active region 10 and the device region 30 is cut along a yz plane.
- the semiconductor device 100 of this example has a vertical MOSFET.
- the semiconductor substrate 20 of this example is formed of SiC (silicon carbide), the semiconductor substrate 20 may be formed of GaN (gallium nitride) or Si (silicon).
- the semiconductor substrate 20 of this example includes an n + type layer 16 and an n type drift layer 18 formed on the surface side of the n + type layer 16.
- the n + type layer 16 may be an n + type SiC substrate
- the n type drift layer 18 may be a SiC layer formed epitaxially on the surface side of the n + type SiC substrate.
- a drain electrode 23 is provided on the back side of the semiconductor substrate 20.
- the active region 10 has a plurality of gate structures 12.
- the gate structure 12 of the active region 10 includes a gate insulating film 24, a gate electrode 25, an interlayer insulating film 26, a barrier layer 40, a source electrode 22, a drain electrode 23, a p-type well region 27, a p + -type contact region 28, and an n +.
- a mold source region 29 is provided.
- a gate insulating film 24, a gate electrode 25, and an interlayer insulating film 26 are provided in the order closer to the n-type drift layer 18.
- the interlayer insulating film 26 is provided between the source electrode 22 and the gate electrode 25 provided on the surface side of the gate electrode 25.
- the interlayer insulating film 26 is provided so as to surround the side surface of the gate electrode 25.
- the source electrode 22 is an electrode including Al provided on the surface side of the semiconductor substrate 20.
- Source electrode 22 is electrically connected to p + -type contact region 28 and n + -type source region 29 through barrier layer 40.
- the barrier layer 40 is provided between the semiconductor substrate 20 and the source electrode 22. More specifically, the barrier layer 40 is provided between the source electrode 22 and the interlayer insulating film 26 on the entire surface side of the active region 10.
- the barrier layer 40 includes a first titanium nitride layer 42, a first titanium layer 44, a second titanium nitride layer 46, and a second titanium layer 48 in order from the side closer to the semiconductor substrate 20.
- the first titanium nitride layer 42 is a layer provided to prevent a reaction between the structure on the back surface side of the first titanium nitride layer 42 and the first titanium layer 44.
- the first titanium layer 44 functions as a hydrogen barrier layer that blocks entry and exit of hydrogen.
- the second titanium nitride layer 46 has a function of preventing reaction between the source electrode 22 containing Al provided on the surface side of the barrier layer 40 and the first titanium layer 44.
- the second titanium layer 48 reacts with the source electrode 22 containing Al to form a Ti—Al layer having higher hardness than the single Al layer.
- the second titanium layer 48 that has not reacted with Al of the source electrode 22 functions as a hydrogen barrier layer that blocks the entry and exit of hydrogen. Even if the Ti—Al layer is formed, the second titanium layer 48 may have a thickness larger than that of the first titanium layer 44 in order to ensure the hydrogen barrier function.
- the thickness of the second titanium layer 48 includes the thickness of the Al—Ti alloy layer after the formation of the source electrode 22 containing Al.
- Each of the first titanium layer 44 and the second titanium layer 48 may have a thickness smaller than any of the first titanium nitride layer 42 and the second titanium nitride layer 46. Since the titanium layer has a larger stress than the titanium nitride layer, the stress generated in the semiconductor device 100 can be suppressed by making the titanium layer thinner than the titanium nitride layer.
- the thickness of each of the first titanium layer 44 and the second titanium layer 48 is not less than 10 nm and not more than 50 nm, and the thickness of each of the first titanium nitride layer 42 and the second titanium nitride layer 46 is 50 nm or more and 200 nm or less.
- the lower limit of the thickness of the titanium layer and the titanium nitride layer may be a minimum thickness that does not cause step breakage at the stepped portion. Since the stress generated in the semiconductor device 100 increases as the titanium layer and the titanium nitride layer are thicker, the upper limit of the thickness of the titanium layer and the titanium nitride layer may be the maximum thickness for suppressing the stress generated in the semiconductor device 100. .
- the element region 30 includes an insulating film 35 provided in contact with the surface side of the semiconductor substrate 20, a semiconductor element provided in contact with the insulating film 35, and an interlayer insulating film 36 on the surface side of the semiconductor element. Have The interlayer insulating film 36 is also in contact with the insulating film 35. The insulating film 35 and the interlayer insulating film 36 are provided extending from the active region 10 to the element region 30.
- the semiconductor element of this example is a pn junction diode 32.
- the pn junction diode 32 includes an n-type semiconductor region 33 and a p-type semiconductor region 34.
- the n-type semiconductor region 33 may be n-type polysilicon, and the p-type semiconductor region 34 may be p-type polysilicon.
- the n-type semiconductor region 33 and the p-type semiconductor region 34 may have NiSi (nickel silicide) at the connection interface with the barrier layer 40 in order to reduce the contact resistance.
- the pn junction diode 32 is used to detect the degree of superheat of the semiconductor substrate 20.
- a control IC that is electrically connected to the gate structure 12 of the active region 10 may be connected to the semiconductor device 100.
- the control IC lowers the temperature of the semiconductor substrate 20 by reducing the operating frequency of the active region 10. Thereby, abnormal overheating of the semiconductor device 100 can be prevented.
- the interlayer insulating film 36 has a contact hole 37.
- a barrier layer 40 is provided in the contact hole 37.
- the pn junction diode 32 and the electrode 31 containing Al are electrically connected through the barrier layer 40 in the contact hole 37.
- the barrier layer 40 is also provided on the side wall 38 of the contact hole 37.
- the barrier layer 40 is provided between the electrode 31 and the pn junction diode 32.
- the barrier layer 40 in the element region 30 is manufactured in the same process as the barrier layer 40 in the active region 10. That is, the material of the barrier layer 40 in the element region 30 and the stacking order are the same as those of the barrier layer 40 in the active region 10.
- the barrier layer 40 in the element region 30 has the same function as the barrier layer 40 in the active region 10.
- the first titanium nitride layer 42 also has a function of preventing a reaction between the NiSi layer and the first titanium layer 44 on the surface side of the n-type semiconductor region 33 and the p-type semiconductor region 34.
- the barrier layer 40 is provided so as to cover the surface side of the pn junction diode 32.
- the barrier layer 40 on the surface side of the n-type semiconductor region 33 In order to electrically isolate the barrier layer 40 connected to the n-type semiconductor region 33 (cathode) and the barrier layer 40 connected to the p-type semiconductor region 34 (anode), the barrier layer 40 on the surface side of the n-type semiconductor region 33.
- a barrier layer 40 on the surface side of the p-type semiconductor region 34 is provided with a gap 39.
- the length of the gap 39 in the y direction may be 10 ⁇ m.
- the barrier layer 40 is provided as much as possible on the surface side of the element region 30 as long as the anode and the cathode are electrically separated. Thereby, the barrier layer 40 can block the entry and exit of hydrogen while suppressing the stress generated in the semiconductor device 100 while preventing disconnection of the titanium layer.
- the electrode 31-1 is provided on the surface side of the barrier layer 40 connected to the n-type semiconductor region 33, and the electrode 31-2 is provided on the surface side of the barrier layer 40 connected to the p-type semiconductor region 34.
- the electrode 31-1 is electrically connected to the cathode pad 74 of FIG. 1, and the electrode 31-2 is electrically connected to the anode pad 76 of FIG.
- the principle of temperature sensing by the pn junction diode 32 is not mentioned, but the same principle as in Patent Document 2 described above may be applied.
- the barrier layer 40 is also provided on the surface side of the insulating film 35 and the interlayer insulating film 36 provided extending from the active region 10 to the device region 30.
- An end portion of the barrier layer 40 provided to extend in the element region 30 is shown as an end portion 11.
- the end portion 11 on the element region 30 side of the barrier layer 40 in the active region 10 and the end portion 41 on the active region 10 side of the barrier layer 40 in the element region 30 may be provided apart from each other by 10 ⁇ m or more and 20 ⁇ m or less.
- the reason why the barrier layer 40 is provided 10 ⁇ m or more and 20 ⁇ m or less apart is to electrically isolate the active region 10 and the device region 30.
- the barrier layer 40 is also provided in the boundary region between the active region 10 and the element region 30, the hydrogen entry / exit can be blocked in the boundary region.
- the protective film 14 is provided on the surface side of the barrier layer 40, the source electrode 22, and the electrode 31 so as to cover the active region 10 and the element region 30.
- the protective film 14 may have a function of preventing discharge.
- the barrier layer 40 is also provided in a region where the active region 10 or the like is not provided (covering region 78). That is, the barrier layer 40 is provided as much as possible on the entire surface side of the semiconductor device 100. Accordingly, hydrogen can be prevented from entering the gate insulating film 24, so that the problem that the gate voltage threshold (Vth) of the gate structure 12 is shifted can be solved.
- FIG. 3 is a diagram showing a cross-sectional view along the line BB ′ in FIG.
- the BB ′ cross-sectional view is a yz cross-sectional view including the pressure-resistant structure portion 50.
- the breakdown voltage structure 50 includes a guard ring 52, an interlayer insulating film 36, and a barrier layer 40. Although only two guard rings 52 are shown in FIG. 3, three or more guard rings 52 may be provided.
- the guard ring 52 is a p-type semiconductor region provided on the surface side of the n-type drift layer 18.
- the p-type semiconductor region of the guard ring 52 and the n-type drift layer 18 form a pn junction.
- the interlayer insulating film 36 is provided in a portion other than the surface side of the guard ring 52.
- voltage resistant structure part 50 has the barrier layer 40.
- FIG. The barrier layer 40 of the breakdown voltage structure 50 is manufactured in the same process as the barrier layer 40 of the active region 10. Therefore, the material of the barrier layer 40 of the breakdown voltage structure 50 and the order of lamination are the same as those of the barrier layer 40 of the active region 10.
- the barrier layer 40 of the withstand voltage structure 50 does not provide electrical connection with the outside, an electrode containing Al may not be provided on the surface side of the barrier layer 40 in the withstand voltage structure 50. Thereby, the amount of hydrogen supplied from Al can be reduced.
- the second titanium layer 48 on the most surface side covers end side surfaces of the first titanium nitride layer 42, the first titanium layer 44, and the second titanium nitride layer 46. . Thereby, the titanium nitride layer that is more easily corroded by acid or the like than the titanium layer can be protected by the second titanium layer 48.
- the plurality of barrier layers 40 are provided on the surface side of the pressure resistant structure 50 and have a floating potential.
- the plurality of barrier layers 40 are formed in the same rectangular ring shape as the guard ring 52.
- the plurality of barrier layers 40 are electrically connected to the guard ring 52. Between the plurality of guard rings 52, the barrier layers 40 are provided to be separated from each other.
- the barrier layer 40 closest to the substrate end 21 is also formed in a rectangular ring shape. Note that the guard ring 52 is not provided on the back side of the barrier layer 40 closest to the substrate end 21.
- FIG. 4A to 4F are views showing a method for manufacturing the active region 10 and the element region 30 in the semiconductor device 100.
- FIG. The semiconductor device 100 of this example may have a withstand voltage of 1,200V class.
- 4A to 4F show an example of a method for manufacturing the semiconductor device 100, and the impurity concentration, the heat treatment temperature, the heat treatment time, the thickness of the layer or film, and the like may be appropriately changed.
- FIG. 4A is a diagram illustrating a step of forming the p-type well region 27, the p + -type contact region 28, and the n + -type source region 29.
- an n + type layer 16 having an n type impurity concentration of about 2.0E + 19 cm ⁇ 3 is prepared. Note that E means 10 tiles. For example, E + 19 means 10 to the 19th power.
- the n + type layer 16 in this example is an n + type SiC substrate.
- the n + -type SiC substrate may have a (000-1) plane whose main surface has an off angle of about 4 degrees in the ⁇ 11-20> direction.
- an n-type drift layer 18 having an n-type impurity concentration of about 1.0E + 16 cm ⁇ 3 is grown on the surface side of the n + -type layer 16 by an epitaxial method by about 10 ⁇ m.
- the n-type impurity concentration in this example is N (nitrogen), but other impurities may be used as long as they are n-type impurities.
- a p-type well region 27 having a p-type impurity concentration of about 2.0E + 16 cm ⁇ 3 is grown on the surface side of the n-type drift layer 18 by an epitaxial method by about 0.5 ⁇ m.
- the p-type impurity concentration in this example is Al, but other impurities may be used as long as they are p-type impurities.
- the n-type drift layer 18 is grown by about 0.5 ⁇ m by an epitaxial method.
- a p + -type contact region 28 is selectively formed on the surface side of the p-type well region 27 by photolithography and ion implantation.
- the guard ring 52 is formed at the same time.
- an n + -type source region 29 is selectively formed on the surface side of the p-type well region 27 by photolithography and ion implantation.
- the semiconductor substrate 20 is heat-treated to activate the p-type well region 27, the p + -type contact region 28, the guard ring 52, and the n + -type source region 29.
- the semiconductor substrate 20 is heat-treated at 1,620 ° C. for about 2 minutes.
- FIG. 4B is a diagram showing a stage in which the gate insulating film 24, the gate electrode 25, and the interlayer insulating film 26 are formed.
- FIG. 4B is a diagram showing a stage after FIG. 4A.
- the gate insulating film 24 is formed by thermally oxidizing the semiconductor substrate 20 by exposing it to a temperature of about 1,000 ° C. in a mixed atmosphere of oxygen and hydrogen.
- the gate insulating film 24 may be about 100 nm. Thereby, the surface side of the semiconductor substrate 20 is covered with the gate insulating film 24.
- polycrystalline silicon doped with phosphorus is formed on the surface side of the gate insulating film 24.
- the polycrystalline silicon is selectively removed by photolithography to leave the polycrystalline silicon in a region sandwiched between the two p-type well regions 27. Thereby, the polycrystalline silicon becomes the gate electrode 25.
- an interlayer insulating film 26 is formed on the surface side and side surfaces of the gate electrode 25.
- the gate insulating film 24 and the interlayer insulating film 36 are patterned by photolithography, leaving the gate insulating film 24 immediately below the gate electrode 25 and leaving the interlayer insulating film 36 on the surface side and side surfaces of the gate electrode 25.
- the p-type well region 27 immediately below the gate electrode 25 becomes a channel formation region.
- FIG. 4C is a diagram showing a stage in which the insulating film 35 and the pn junction diode 32 are formed.
- FIG. 4C is a diagram showing a stage after FIG. 4B.
- an insulating film 35 or more is provided on the surface side of the semiconductor substrate 20 in the region including the element region 30 at least 2,000 mm.
- the insulating film 35 may be an oxide film, a PSG (Phosphosilicate Glass) film, or a BPSG (Borophosphosilicate Glass) film.
- the insulating film 35 may be patterned by photolithography. Thereby, the insulating film 35 is formed in the vicinity of the boundary between the active region 10 and the element region 30 and in the element region 30.
- an n-type semiconductor region 33 and a p-type semiconductor region 34 of polycrystalline silicon are formed in the element region 30.
- the n-type semiconductor region 33 and the p-type semiconductor region 34 may be formed by ion implantation into non-doped polycrystalline silicon, and are formed by selectively growing n-type polycrystalline silicon and p-type polycrystalline silicon. Also good.
- the n-type impurity of non-doped polycrystalline silicon may be B (boron) or the like, and the p-type impurity may be As (arsenic) or the like.
- FIG. 4D is a diagram showing a step of forming the interlayer insulating film 36.
- FIG. 4D is a diagram showing a stage after FIG. 4C. 4D, first, the interlayer insulating film 36 is formed on the surface side of the semiconductor substrate 20 in the region including the element region 30. The interlayer insulating film 36 in the element region 30 is patterned by photolithography so as to provide contact holes 37 on the surface sides of the n-type semiconductor region 33 and the p-type semiconductor region 34, respectively. Next, the interlayer insulating film 36 is reflowed and planarized by heat-treating the semiconductor substrate 20.
- FIG. 4E is a diagram illustrating a step of forming the barrier layer 40.
- FIG. 4E is a diagram showing a stage after FIG. 4D. 4E, first, a first titanium nitride layer 42, a first titanium layer 44, and a second titanium nitride layer 46 are sequentially formed by sputtering. Thereby, the first titanium nitride layer 42 is in physical contact with the p + type contact region 28 and the n + type source region 29.
- the thickness of the first titanium layer 44 may be 10 nm or more and 50 nm or less, and the thickness of each of the first titanium nitride layer 42 and the second titanium nitride layer 46 may be 50 nm or more and 200 nm or less.
- the first titanium nitride layer 42, the first titanium layer 44, and the second titanium nitride layer 46 are patterned by photolithography to form the active region 10, the n-type semiconductor region 33 in the element region 30, and the element The region 30 is separated from the p-type semiconductor region 34.
- a second titanium layer 48 is formed by sputtering.
- the thickness of the second titanium layer may be 10 nm or more and 50 nm or less.
- the second titanium layer 48 of this example is patterned and the side surfaces of the end portions of the first titanium nitride layer 42, the first titanium layer 44, and the second titanium nitride layer 46 whose end side surfaces are aligned in the z direction. It is provided to cover.
- the end portion 11 of the barrier layer 40 in the active region 10 and the end portion 41 of the barrier layer 40 in the element region 30 are separated from each other by 10 ⁇ m or more and 20 ⁇ m or less.
- a gap 39 is provided between the barrier layer 40 connected to the n-type semiconductor region 33 and the barrier layer 40 connected to the p-type semiconductor region 34.
- the spacing 39 may be 10 ⁇ m.
- FIG. 4F is a diagram illustrating a step of forming the source electrode 22, the electrode 31, the protective film 14, and the drain electrode 23.
- FIG. 4F is a diagram illustrating a stage after FIG. 4E. 4F is the same as FIG.
- an Al layer is formed by sputtering and patterned by photolithography to form the source electrode 22 and the electrode 31.
- Ni nickel
- Ni is formed on the back surface side of the semiconductor substrate 20 by a sputtering method and heat-treated at 970 ° C.
- an ohmic junction region is formed on the back surface side of the n + -type layer 16.
- Ni, Ti, and Au gold are formed in this order on the back side of the ohmic junction region by sputtering.
- the drain electrode 23 is formed.
- FIG. 5 is a diagram showing the active region 10 in the second embodiment.
- the gate structure 12 of this example has a so-called trench type gate electrode 25.
- the gate insulating film 24 covers the back side and the side surface of the gate electrode 25.
- the interlayer insulating film 26 covers the surface side of the gate electrode 25.
- the p-type well region 27 is provided in common for the plurality of gate electrodes.
- the present example is different from the first example. The other points are the same as in the first embodiment.
- the gate electrode 25 of this example is provided so as to penetrate the p-type well region 27 and reach the n-type drift layer 18.
- a predetermined voltage is applied to the gate electrode 25
- a channel is formed between the gate insulating film 24 and the p-type well region 27, and the n + -type source region 29 and the n-type drift layer 18 are brought into conduction.
- the function and effect of the barrier layer 40 can be obtained as in the first example.
- the gate electrode 25 a trench type, the gate structure 12 can be miniaturized as compared with the planar type of the first embodiment, so that the channel density can be improved. As a result, the on-resistance of the active region 10 can be reduced compared to the planar type.
- FIG. 6 is a diagram showing the active region 10 in the third embodiment.
- the active region 10 of this example includes a super junction structure having a p-type column 84 and an n-type column 88 provided periodically.
- a p-type well region 27 and a p + -type contact region 28 are provided on the surface side of the p-type column 84.
- the gate insulating film 24 and the gate electrode 25 are provided on the surface side of the n-type column 88.
- the present example is different from the first example. The other points are the same as in the first embodiment. Also in this example, the function and effect of the barrier layer 40 can be obtained as in the first example.
- the impurity concentration of the n-type column 88 can be made higher than the impurity of the n-type drift layer 18 in the first embodiment, so that the breakdown voltage is higher than that in the first embodiment.
- the on-resistance can be reduced without lowering.
- FIG. 7 is a diagram showing the active region 10 in the fourth embodiment.
- the source electrode 22 containing Al is patterned so that the end side surfaces thereof are aligned in the z-direction, the first titanium nitride layer 42, the first titanium layer 44, the second titanium nitride layer 46, and the second The end face of the titanium layer 48 is provided so as to cover it.
- the present example is different from the first example.
- the other points are the same as in the first embodiment.
- the source electrode 22 can protect the titanium nitride layer that is more easily corroded by acid or the like than the titanium layer. Since the source electrode 22 is only in contact with the side surface of the end portion of the first titanium layer 44, the reaction between Al contained in the source electrode 22 and the first titanium layer 44 does not cause a problem.
- P + type contact Region 29..n + type source region, 30..element region, 31..electrode, 32..pn junction diode, 33..n type semiconductor region, 34..p type semiconductor region, 35..insulating film 36..Interlayer insulating film 37..Contact hole 38..Side wall 39..Space 40.Barrier layer 41..End portion 42..First titanium nitride layer 44 .. 1 titanium layer, 46 .. second titanium nitride layer, 48 .. second titanium layer 50 .. Withstand voltage structure part 52.. Guard ring 70.. Gate pad 72. Source pad 73 73 Wiring 74 Cathode pad 76 Anode pad 78 Cover region 84 ..P-type column, 88..n-type column, 100..semiconductor device
Abstract
半導体基板と、半導体基板の表面側に設けられたアルミニウムを含む電極と、半導体基板と電極との間に設けられたバリア層とを備え、バリア層は、半導体基板に近い方から順に、第1の窒化チタン層、第1のチタン層、第2の窒化チタン層および第2のチタン層を有する半導体装置を提供する。
Description
本発明は、半導体装置に関する。
従来、ソース電極中のアルミニウム(Al)に起因する、層間絶縁膜の腐食、および、ポリシリコンで形成されたゲート電極とソース電極との短絡を防止するべく、バリアメタル層を設けていた。また、電気的コンタクトを改善するべく、Alを有するアノード電極およびAlを有するカソード電極とポリシリコン層との間に、バリアメタル層を設けていた(例えば、特許文献1参照)。また、炭化ケイ素(SiC)で形成された半導体装置において、npnバイポーラ構造を用いた温度素子モニタが知られている(例えば、特許文献2参照)。
[先行技術文献]
[特許文献]
[特許文献1] 特開2012-129503号公報
[特許文献2] 特開2013-201357号公報
[先行技術文献]
[特許文献]
[特許文献1] 特開2012-129503号公報
[特許文献2] 特開2013-201357号公報
Alを有するソース電極を成膜した後に、当該ソース電極は約400℃でシンタリングされる。シンタリング工程では、Al中に含まれる水素が半導体装置内に入り込む。水素は還元作用を有するので、水素により半導体装置内の酸素が引き抜かれて、ゲート絶縁膜として用いられる二酸化シリコン等の絶縁膜の性質が変化する場合がある。これによりゲート構造のゲート電圧閾値(Vth)がシフトする問題がある。そこで、水素が半導体装置内への侵入することを防ぐ半導体装置の構造を提供する。
本発明の第1の態様においては、半導体基板と、半導体基板の表面側に設けられたアルミニウムを含む電極と、半導体基板と電極との間に設けられたバリア層とを備え、バリア層は、半導体基板に近い方から順に、第1の窒化チタン層、第1のチタン層、第2の窒化チタン層および第2のチタン層を有する半導体装置を提供する。
第2のチタン層は、第1のチタン層よりも大きい厚みを有してよい。第1のチタン層および第2のチタン層の各々は、第1の窒化チタン層および第2の窒化チタン層のいずれよりも小さい厚みを有してよい。第1のチタン層および第2のチタン層の各々の厚みは、10nm以上50nm以下であり、第1の窒化チタン層および第2の窒化チタン層の各々の厚みは、50nm以上200nm以下であってよい。
半導体装置は、ゲート構造を有する活性領域と、活性領域とは異なる領域であって、半導体基板の表面側に設けられた半導体素子を含む素子領域とをさらに備えてよい。バリア層は、アルミニウムを含む電極と半導体素子との間に設けられてよい。半導体素子は、pn接合ダイオードであり、アルミニウムを含む電極は、pn接合ダイオードに電気的に接続した電極であってよい。
素子領域は、半導体素子の表面側に絶縁膜をさらに有してよい。バリア層は、活性領域から素子領域に延伸して設けられた絶縁膜の表面側にも設けられてよい。
絶縁膜は、半導体素子とアルミニウムを含む電極とが電気的に接続するコンタクトホールを有し、バリア層は、コンタクトホールの側壁にも設けられてよい。半導体基板を上面視した場合に、バリア層は素子領域よりも広い領域に設けられてよい。
活性領域のゲート構造は、ゲート電極と、ゲート電極よりも表面側に設けられたバリア層とを有してよい。活性領域におけるバリア層の素子領域の側の端部と、素子領域におけるバリア層の活性領域の側の端部とは10μm以上20μm以下離間していてよい。半導体装置は、ゲート電極よりも表面側に設けられた電極と、ゲート電極との間に層間絶縁膜をさらに備えてよい。バリア層は、ゲート電極よりも表面側に設けられた電極と層間絶縁膜との間に設けられてよい。
半導体装置は、半導体基板の端部の辺に沿って設けられた耐圧構造部をさらに備えてよい。バリア層は、耐圧構造部の表面側に設けられ、耐圧構造部のバリア層は、フローティング電位を有してよい。耐圧構造部のバリア層の表面側には、アルミニウムを含む電極が設けられないとしてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、第1実施例における半導体装置100の平面図を示す図である。つまり、図1は、半導体基板20を上面視した場合を示す。半導体装置100は、x‐y平面に平行な面を有する。x方向とy方向とは互いに垂直な方向であり、z方向はx‐y平面に垂直な方向である。本明細書において、表面側とはx‐y平面に平行な面を有する物体のz方向の側を意味し、裏面側とは当該物体の-z方向の側を意味するとする。物体の表面側と裏面側との間に位置する面は、当該物体の側面と称する。
半導体装置100は、半導体基板20を有する。半導体装置100は、半導体基板20の表面側において、活性領域10、素子領域30、耐圧構造部50、ゲートパッド70、ソースパッド72、配線73、被覆領域78、カソードパッド74およびアノードパッド76を備える。なお、図1においては、半導体装置100の最も表面側に位置する保護膜14を省略している。後述する保護膜14は、外部の電極と電気的に接続するゲートパッド70、ソースパッド72、カソードパッド74およびアノードパッド76の表面側を除いて、半導体装置100の最も表面側に設けられる。
活性領域10は、後述のゲート構造12等を有する領域である。本例の活性領域10は、縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であるが、IGBT(Insulated Gate Bipolar Transisor)であってもよい。活性領域10の表面側全体は、後述のバリア層40で覆われている。なお、図1においては、バリア層40が設けられる部分にハッチングを付して示す。
ゲートパッド70は、後述のゲート電極と半導体装置100の外部の電極との電気的接続を提供する部分である。同様に、ソースパッド72も、後述のソース電極と半導体装置100の外部の電極との電気的接続を提供する部分である。本例のゲートパッド70およびソースパッド72は、後述するバリア層40と当該バリア層40の表面側に設けられたAlを含む電極とで形成されてよい。
素子領域30は、活性領域10とは異なる領域である。素子領域30の表面側は、後述のバリア層40で覆われている。素子領域30は、半導体装置100の温度を測定する温度測定素子を有してよい。カソードパッド74およびアノードパッド76は、温度測定素子のカソードおよびアノードにそれぞれ電気的に接続した部分である。カソードパッド74は温度測定素子のカソードと外部の電極との電気的接続を提供し、アノードパッド76は、温度測定素子のアノードと外部の電極との電気的接続を提供する。
カソードパッド74と素子領域30のカソードとは、配線73により電気的に接続される。また、アノードパッド76と素子領域30のアノードとは、配線73により電気的に接続される。本例の配線73は、後述するバリア層40とバリア層40の表面側に設けられたAlを含む電極とで形成される。
耐圧構造部50は、半導体基板20の端部の辺に沿って設けられる。耐圧構造部50の表面側は、後述のバリア層40で覆われている。耐圧構造部50は、半導体基板20の端部の辺に沿って設けられた複数のガードリングを含む。後述のガードリングは、活性領域10における半導体基板20内部で発生した空乏層を半導体基板20の端部へ広げる。これにより、半導体基板20内部の空乏層における電界集中を防ぐことができる。よって、耐圧構造部50を設けない場合と比較して、半導体装置100の耐圧を向上させることができる。
被覆領域78は、半導体基板20の表面側に後述のバリア層40を設けた領域である。被覆領域78と半導体基板20との間には、製造工程で作成する層間絶縁膜等の絶縁膜が設けられてよい。被覆領域78は、活性領域10および素子領域30等が設けられていない半導体基板20の表面側を、後述のバリア層40により可能な限り覆うべく設けられた領域である。このように、後述のバリア層40は、活性領域10および素子領域30等よりも広い領域に設けられる。
図2は、図1におけるA‐A'断面図を示す図である。A‐A'断面図は、活性領域10および素子領域30を含む領域をy‐z平面で切った断面図である。本例の半導体装置100は、縦型MOSFETを有する。本例の半導体基板20はSiC(炭化シリコン)で形成されるが、半導体基板20はGaN(窒化ガリウム)またはSi(シリコン)で形成されてもよい。
本例の半導体基板20は、n+型層16とn+型層16の表面側に形成されたn型ドリフト層18とを有する。n+型層16はn+型のSiC基板であってよく、n型ドリフト層18はn+型のSiC基板の表面側にエピタキシャルに形成されたSiC層であってよい。半導体基板20の裏面側には、ドレイン電極23が設けられる。
(活性領域10)活性領域10は、複数のゲート構造12を有する。活性領域10のゲート構造12は、ゲート絶縁膜24、ゲート電極25、層間絶縁膜26、バリア層40、ソース電極22、ドレイン電極23、p型ウェル領域27、p+型コンタクト領域28およびn+型ソース領域29を有する。
n型ドリフト層18に近い順に、ゲート絶縁膜24、ゲート電極25および層間絶縁膜26が設けられる。層間絶縁膜26は、ゲート電極25よりも表面側に設けられたソース電極22とゲート電極25との間に設けられる。加えて、層間絶縁膜26は、ゲート電極25の側面を囲んで設けられる。ゲート電極25に所定の電圧が印加されると、ゲート電極25の直下におけるp型ウェル領域27にチャネルが形成され、n+型ソース領域29とn型ドリフト層18とが導通する。
ソース電極22は、半導体基板20の表面側に設けられたAlを含む電極である。ソース電極22は、バリア層40を介してp+型コンタクト領域28およびn+型ソース領域29に電気的に接続する。バリア層40は、半導体基板20とソース電極22との間に設けられる。より具体的には、バリア層40は、活性領域10の表面側全体において、ソース電極22と層間絶縁膜26との間に設けられる。バリア層40は、半導体基板20に近い方から順に、第1の窒化チタン層42、第1のチタン層44、第2の窒化チタン層46および第2のチタン層48を有する。
第1の窒化チタン層42は、第1の窒化チタン層42の裏面側の構造物と第1のチタン層44との反応を防止するために設けられた層である。第1のチタン層44は、水素の出入りを遮断する水素バリア層として機能する。第2の窒化チタン層46は、バリア層40の表面側に設けられるAlを含むソース電極22と第1のチタン層44との反応を防止する機能を有する。
第2のチタン層48は、Alを含むソース電極22と反応して、単層のAl層よりも硬度が高いTi‐Al層を形成する。加えて、ソース電極22のAlと反応しなかった第2のチタン層48は、水素の出入りを遮断する水素バリア層として機能する。Ti‐Al層を形成しても水素バリア機能を担保するべく、第2のチタン層48は第1のチタン層44よりも大きい厚みを有してよい。なお、本明細書において、第2のチタン層48の厚みは、Alを含むソース電極22の形成後におけるAl‐Tiの合金層の厚みを含むものとする。
第1のチタン層44および第2のチタン層48の各々は、第1の窒化チタン層42および第2の窒化チタン層46のいずれよりも小さい厚みを有してよい。チタン層は窒化チタン層よりも応力が大きいので、チタン層を窒化チタン層よりも薄くすることで半導体装置100に生じる応力を抑制することができる。
本例では、第1のチタン層44および第2のチタン層48の各々の厚みは、10nm以上50nm以下であり、第1の窒化チタン層42および第2の窒化チタン層46の各々の厚みは、50nm以上200nm以下である。チタン層および窒化チタン層の厚みの下限は、段差部において段切れが生じない最小の厚みであってよい。チタン層および窒化チタン層が厚いほど半導体装置100に生じる応力が大きくなるので、チタン層および窒化チタン層の厚みの上限は、半導体装置100に生じる応力を抑制するための最大の厚みであってよい。
(素子領域30)素子領域30は、半導体基板20の表面側に接して設けられた絶縁膜35、絶縁膜35に接して設けられた半導体素子、および、半導体素子の表面側の層間絶縁膜36を有する。層間絶縁膜36は、絶縁膜35にも接する。絶縁膜35および層間絶縁膜36は、活性領域10から素子領域30に延伸して設けられる。
本例の半導体素子は、pn接合ダイオード32である。pn接合ダイオード32は、n型半導体領域33およびp型半導体領域34を含む。n型半導体領域33はn型ポリシリコンであってよく、p型半導体領域34はp型ポリシリコンであってよい。n型半導体領域33およびp型半導体領域34は、バリア層40との接続界面において、接触抵抗を下げるべくNiSi(ニッケルシリサイド)を有してよい。
pn接合ダイオード32は、半導体基板20の過熱度を検知するために用いられる。半導体装置100には、活性領域10のゲート構造12と電気的に接続する制御ICが接続されてよい。当該制御ICは、pn接合ダイオード32で測定された半導体基板20の温度が予め定められた温度を超えた場合には、活性領域10の動作周波数を下げることにより半導体基板20の温度を下げる。これにより、半導体装置100の異常過熱を防止することができる。
層間絶縁膜36は、コンタクトホール37を有する。コンタクトホール37にはバリア層40が設けられる。pn接合ダイオード32とAlを含む電極31とは、コンタクトホール37のバリア層40を通じて電気的に接続する。バリア層40は、コンタクトホール37の側壁38にも設けられる。
バリア層40は、電極31とpn接合ダイオード32との間に設けられる。素子領域30のバリア層40は、活性領域10のバリア層40と同一工程で製造される。つまり、素子領域30のバリア層40の材料および積層の順序は、活性領域10のバリア層40と同一である。
素子領域30のバリア層40は、活性領域10のバリア層40と同一の機能を有する。なお、素子領域30において、第1の窒化チタン層42は、n型半導体領域33およびp型半導体領域34の表面側におけるNiSi層と第1のチタン層44との反応を防止する機能も有する。
バリア層40は、pn接合ダイオード32の表面側を覆って設けられる。n型半導体領域33(カソード)に接続するバリア層40とp型半導体領域34(アノード)に接続するバリア層40とを電気的に分離するべく、n型半導体領域33の表面側のバリア層40とp型半導体領域34の表面側のバリア層40との間には、間隔39を設ける。間隔39のy方向の長さは、10μmであってよい。
バリア層40は、アノードおよびカソードを電気的に分離する限り、素子領域30の表面側において可能な限り設けられる。これによりバリア層40は、チタン層の段切れを防止しつつ、半導体装置100に生じる応力を抑制しつつ、水素の出入りを遮断することができる。
n型半導体領域33に接続するバリア層40の表面側に電極31‐1が設けられ、p型半導体領域34に接続するバリア層40の表面側に電極31‐2が設けられる。電極31‐1は図1のカソードパッド74に電気的に接続され、電極31‐2は図1のアノードパッド76に電的に接続される。本明細書ではpn接合ダイオード32による温度センシングの原理については言及しないが、上述の特許文献2と同様の原理を適用してよい。
(活性領域10と素子領域30との境界領域)バリア層40は、活性領域10から素子領域30に延伸して設けられた絶縁膜35および層間絶縁膜36の表面側にも設けられる。素子領域30に延伸して設けられたバリア層40の端部を端部11として示す。活性領域10におけるバリア層40の素子領域30の側の端部11と、素子領域30におけるバリア層40の活性領域10の側の端部41とは10μm以上20μm以下離間して設けられてよい。バリア層40を10μm以上20μm以下離間して設けるのは、活性領域10と素子領域30とを電気的に分離するためである。本例では、活性領域10と素子領域30との境界領域にもバリア層40を設けるので、当該境界領域においても水素の出入りを遮断することができる。
(半導体装置100全体)保護膜14は、活性領域10および素子領域30を覆って、バリア層40、ソース電極22および電極31の表面側に設けられる。保護膜14は放電防止の機能を有してよい。本例では、活性領域10、素子領域30、耐圧構造部50に加えて、活性領域10等が設けられない領域(被覆領域78)にもバリア層40を設ける。つまり、半導体装置100の表面側全体において可能な限りバリア層40を設ける。これにより、ゲート絶縁膜24への水素の侵入を防ぐことができるので、ゲート構造12のゲート電圧閾値(Vth)がシフトする問題を解消することができる。
図3は、図1におけるB‐B'断面図を示す図である。B‐B'断面図は耐圧構造部50を含むy‐z断面図である。耐圧構造部50は、ガードリング52、層間絶縁膜36およびバリア層40を含む。図3においては2つのガードリング52のみを示すが、ガードリング52は3以上設けられてもよい。
ガードリング52は、n型ドリフト層18の表面側に設けられたp型半導体領域である。ガードリング52のp型半導体領域とn型ドリフト層18とはpn接合を形成する。耐圧構造部50において、層間絶縁膜36はガードリング52の表面側以外の部分に設けられる。
耐圧構造部50はバリア層40を有する。耐圧構造部50のバリア層40は、活性領域10のバリア層40と同一工程で製造される。それゆえ、耐圧構造部50のバリア層40の材料および積層の順序は、活性領域10のバリア層40と同一である。
耐圧構造部50のバリア層40は外部との電気的接続を提供しないので、耐圧構造部50におけるバリア層40の表面側にはAlを含む電極を設けないとしてよい。これにより、Alから供給される水素の量を減少させることができる。また、本例のバリア層40では、最も表面側の第2のチタン層48が、第1の窒化チタン層42、第1のチタン層44および第2の窒化チタン層46の端部側面を覆う。これにより、チタン層と比較して酸等により腐食されやすい窒化チタン層を、第2のチタン層48により保護することができる。
複数のバリア層40は、耐圧構造部50の表面側に設けられ、フローティング電位を有する。複数のバリア層40は、ガードリング52と同じ矩形のリング状に形成される。複数のバリア層40は、ガードリング52に電気的に接続する。複数のガードリング52間において、バリア層40同士は離間されて設けられる。なお、最も基板端部21に近いバリア層40も矩形のリング状に形成される。なお、最も基板端部21に近いバリア層40の裏面側にはガードリング52は設けられない。
図4Aから図4Fは、半導体装置100における活性領域10および素子領域30の製造方法を示す図である。本例の半導体装置100は、1,200Vクラスの耐圧を有してよい。図4Aから図4Fは半導体装置100の製造方法の一例を示すものであり、不純物濃度、熱処理温度、熱処理時間、および、層または膜の厚み等は、適宜変更してよい。
図4Aは、p型ウェル領域27、p+型コンタクト領域28およびn+型ソース領域29を形成する段階を示す図である。まず、約2.0E+19cm-3のn型不純物濃度を有するn+型層16を準備する。なお、Eは10の冪を意味する。例えばE+19は10の19乗を意味する。本例のn+型層16は、n+型SiC基板である。n+型SiC基板は、主面が<11-20>方向に4度程度のオフ角を有する(000-1)面であってよい。
次に、n+型層16の表面側に、約1.0E+16cm-3のn型不純物濃度を有するn型ドリフト層18を、エピタキシャル法により約10μm成長させる。本例のn型不純物濃度はN(窒素)であるが、n型不純物であれば他の不純物を用いてもよい。
次に、n型ドリフト層18の表面側に、約2.0E+16cm-3のp型不純物濃度を有するp型ウェル領域27を、エピタキシャル法により約0.5μm成長させる。本例のp型不純物濃度はAlであるが、p型不純物であれば他の不純物を用いてもよい。なお、p型ウェル領域27以外の領域は、n型ドリフト層18をエピタキシャル法により約0.5μm成長させる。
次に、フォトリソグラフィーおよびイオン注入により、p型ウェル領域27の表面側に、p+型コンタクト領域28を選択的に形成する。なお、この工程において、ガードリング52を同時に形成する。次に、フォトリソグラフィーおよびイオン注入により、p型ウェル領域27の表面側に、n+型ソース領域29を選択的に形成する。
次に、p型ウェル領域27、p+型コンタクト領域28、ガードリング52およびn+型ソース領域29を活性化させるために半導体基板20を熱処理する。例えば、半導体基板20を1,620℃で約2分間熱処理する。
図4Bは、ゲート絶縁膜24、ゲート電極25および層間絶縁膜26を形成する段階を示す図である。図4Bは図4Aの後の段階を示す図である。図4Bの段階では、まず、酸素および水素の混合雰囲気下において半導体基板20を約1,000℃の温度に曝して熱酸化することにより、ゲート絶縁膜24を形成する。ゲート絶縁膜24は、約100nmであってよい。これにより、半導体基板20の表面側は、ゲート絶縁膜24により覆われる。
次に、ゲート絶縁膜24の表面側に、リンがドープされた多結晶シリコンを形成する。次に、フォトリソグラフィーにより多結晶シリコンを選択に除去して、2つのp型ウェル領域27に挟まれた領域に多結晶シリコンを残す。これにより多結晶シリコンは、ゲート電極25となる。次に、ゲート電極25の表面側および側面に層間絶縁膜26を形成する。次に、フォトリソグラフィーによりゲート絶縁膜24および層間絶縁膜36をパターニングして、ゲート電極25の直下にゲート絶縁膜24を残し、ゲート電極25の表面側および側面に層間絶縁膜36を残す。ゲート電極25直下のp型ウェル領域27は、チャネル形成領域となる。
図4Cは、絶縁膜35およびpn接合ダイオード32を形成する段階を示す図である。図4Cは図4Bの後の段階を示す図である。図4Cの段階では、まず、素子領域30を含む領域における半導体基板20の表面側に絶縁膜35を2,000Å以上設ける。絶縁膜35は酸化膜、PSG(Phosphosilicate Glass)膜またはBPSG(Borophosphosilicate Glass)膜であってよい。フォトリソグラフィーにより絶縁膜35をパターニングしてもよい。これにより、活性領域10と素子領域30との境界近傍および素子領域30に、絶縁膜35を形成する。
次に、素子領域30において、多結晶シリコンのn型半導体領域33およびp型半導体領域34を形成する。n型半導体領域33およびp型半導体領域34は、ノンドープの多結晶シリコンにイオン注入することにより形成してよく、n型多結晶シリコンおよびp型多結晶シリコンを選択的に成長させて形成してもよい。ノンドープの多結晶シリコンのn型不純物はB(ボロン)等であってよく、p型不純物はAs(ヒ素)等であってよい。図4Aおよび図4Bの段階の後にpn接合ダイオード32を形成することにより、pn接合ダイオード32の多結晶シリコンが1,000℃を超える高温プロセスに曝されることを防ぐことができる。これにより、多結晶シリコンの損傷を避けることができる。
図4Dは、層間絶縁膜36を形成する段階を示す図である。図4Dは図4Cの後の段階を示す図である。図4Dの段階では、まず、素子領域30を含む領域における半導体基板20の表面側に層間絶縁膜36を形成する。n型半導体領域33およびp型半導体領域34の表面側にそれぞれコンタクトホール37を設けるように、素子領域30の層間絶縁膜36をフォトリソグラフィーによりパターニングする。次に、半導体基板20を熱処理することにより、層間絶縁膜36をリフローさせて平坦化する。
図4Eは、バリア層40を形成する段階を示す図である。図4Eは図4Dの後の段階を示す図である。図4Eの段階では、まず、スパッタ法により第1の窒化チタン層42、第1のチタン層44および第2の窒化チタン層46を順次成膜する。これにより、第1の窒化チタン層42は、p+型コンタクト領域28およびn+型ソース領域29と物理的に接触する。上述の様に、第1のチタン層44の厚みは10nm以上50nm以下としてよく、第1の窒化チタン層42および第2の窒化チタン層46の各々の厚みは50nm以上200nm以下としてよい。次に、フォトリソグラフィーにより第1の窒化チタン層42、第1のチタン層44および第2の窒化チタン層46をパターニングして、活性領域10と、素子領域30のn型半導体領域33と、素子領域30のp型半導体領域34とにおいて分離させる。
次に、スパッタ法により第2のチタン層48を成膜する。第2のチタン層の厚みは10nm以上50nm以下としてよい。本例の第2のチタン層48は、パターニングされて端部側面がz方向に揃った、第1の窒化チタン層42、第1のチタン層44および第2の窒化チタン層46の端部側面を覆って設けられる。次に、第2のチタン層48をパターニングすることにより、活性領域10におけるバリア層40の端部11と、素子領域30におけるバリア層40の端部41とは10μm以上20μm以下離間される。同時に、n型半導体領域33に接続するバリア層40とp型半導体領域34に接続するバリア層40との間に間隔39が設けられる。上述の様に、間隔39は10μmであってよい。
図4Fは、ソース電極22、電極31、保護膜14およびドレイン電極23を形成する段階を示す図である。図4Fは図4Eの後の段階を示す図である。なお、図4Fは図1と同じである。図4Fの段階では、まず、スパッタ法によりAl層を成膜して、フォトリソグラフィーによりパターニングすることにより、ソース電極22および電極31を形成する。次に、半導体基板20の裏面側に、スパッタ法によりNi(ニッケル)を成膜して、970℃で熱処理する。これにより、n+型層16の裏面側にオーミック接合領域を形成する。次に、当該オーミック接合領域の裏面側に、スパッタ法によりNi、TiおよびAu(金)をこの順序で成膜する。これにより、ドレイン電極23を形成する。
図5は、第2実施例における活性領域10を示す図である。本例のゲート構造12は、いわゆるトレンチ型のゲート電極25を有する。ゲート絶縁膜24は、ゲート電極25の裏面側および側面を覆う。また、層間絶縁膜26は、ゲート電極25の表面側を覆う。さらに、p型ウェル領域27は複数のゲート電極において共通に設けられる。係る点において本例は、第1実施例と異なる。他の点は、第1実施例と同じである。
本例のゲート電極25は、p型ウェル領域27を貫通しn型ドリフト層18にまで達して設けられる。ゲート電極25に所定の電圧が印加されると、ゲート絶縁膜24とp型ウェル領域27との間にチャネルが形成され、n+型ソース領域29とn型ドリフト層18とが導通する。本例においても、第1実施例と同様に、バリア層40の機能および効果を得ることができる。また、ゲート電極25をトレンチ型とすることにより、第1実施例のプレーナ型の場合と比較してゲート構造12を微細化することができるので、チャネル密度を向上させることができる。これにより、プレーナ型の場合と比較して、活性領域10を低オン抵抗化することができる。
図6は、第3実施例における活性領域10を示す図である。本例の活性領域10は、周期的に設けられたp型カラム84およびn型カラム88を有するスーパージャンクション構造を備える。p型カラム84の表面側に、p型ウェル領域27およびp+型コンタクト領域28が設けられる。また、n型カラム88の表面側にゲート絶縁膜24およびゲート電極25を設ける。係る点において本例は、第1実施例と異なる。他の点は、第1実施例と同じである。本例においても、第1実施例と同様に、バリア層40の機能および効果を得ることができる。また、活性領域10をスーパージャンクション構造では、n型カラム88の不純物濃度を第1実施例におけるn型ドリフト層18の不純物よりも高くすることができるので、第1実施例と比較して耐圧を下げることなく低オン抵抗化することができる。
図7は、第4実施例における活性領域10を示す図である。本例において、Alを含むソース電極22は、パターニングされて端部側面がz方向に揃った、第1の窒化チタン層42、第1のチタン層44、第2の窒化チタン層46および第2のチタン層48の端部側面を覆って設けられる。係る点において本例は、第1実施例と異なる。他の点は、第1実施例と同じである。当該構成により、チタン層と比較して酸等により腐食されやすい窒化チタン層を、ソース電極22により保護することができる。なお、ソース電極22は、第1のチタン層44の端部側面において接するだけであるので、ソース電極22に含まれるAlと第1のチタン層44との反応は問題とならない。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
10・・活性領域、11・・端部、12・・ゲート構造、14・・保護膜、16・・n+型層、18・・n型ドリフト層、20・・半導体基板、21・・基板端部、22・・ソース電極、23・・ドレイン電極、24・・ゲート絶縁膜、25・・ゲート電極、26・・層間絶縁膜、27・・p型ウェル領域、28・・p+型コンタクト領域、29・・n+型ソース領域、30・・素子領域、31・・電極、32・・pn接合ダイオード、33・・n型半導体領域、34・・p型半導体領域、35・・絶縁膜、36・・層間絶縁膜、37・・コンタクトホール、38・・側壁、39・・間隔、40・・バリア層、41・・端部、42・・第1の窒化チタン層、44・・第1のチタン層、46・・第2の窒化チタン層、48・・第2のチタン層、50・・耐圧構造部、52・・ガードリング、70・・ゲートパッド、72・・ソースパッド、73・・配線、74・・カソードパッド、76・・アノードパッド、78・・被覆領域、84・・p型カラム、88・・n型カラム、100・・半導体装置
Claims (13)
- 半導体基板と、
前記半導体基板の表面側に設けられたアルミニウムを含む電極と、
前記半導体基板と前記電極との間に設けられたバリア層と
を備え、
前記バリア層は、前記半導体基板に近い方から順に、第1の窒化チタン層、第1のチタン層、第2の窒化チタン層および第2のチタン層を有する
半導体装置。 - 前記第2のチタン層は、前記第1のチタン層よりも大きい厚みを有する
請求項1に記載の半導体装置。 - 前記第1のチタン層および前記第2のチタン層の各々は、前記第1の窒化チタン層および前記第2の窒化チタン層のいずれよりも小さい厚みを有する
請求項1または2に記載の半導体装置。 - 前記第1のチタン層および前記第2のチタン層の各々の厚みは、10nm以上50nm以下であり、
前記第1の窒化チタン層および前記第2の窒化チタン層の各々の厚みは、50nm以上200nm以下である、
請求項1に記載の半導体装置。 - 前記半導体装置は、
ゲート構造を有する活性領域と、
前記活性領域とは異なる領域であって、前記半導体基板の表面側に設けられた半導体素子を含む素子領域と
をさらに備え、
前記バリア層は、アルミニウムを含む前記電極と前記半導体素子との間に設けられる
請求項1に記載の半導体装置。 - 前記半導体素子は、pn接合ダイオードであり、
アルミニウムを含む前記電極は、前記pn接合ダイオードに電気的に接続した電極である
請求項5に記載の半導体装置。 - 前記素子領域は、前記半導体素子の表面側に絶縁膜をさらに有し、
前記バリア層は、前記活性領域から前記素子領域に延伸して設けられた前記絶縁膜の表面側にも設けられる
請求項6に記載の半導体装置。 - 前記絶縁膜は、前記半導体素子とアルミニウムを含む前記電極とが電気的に接続するコンタクトホールを有し、
前記バリア層は、前記コンタクトホールの側壁にも設けられる
請求項7に記載の半導体装置。 - 前記半導体基板を上面視した場合に、前記バリア層は前記素子領域よりも広い領域に設けられる
請求項8に記載の半導体装置。 - 前記活性領域の前記ゲート構造は、
ゲート電極と、
前記ゲート電極よりも表面側に設けられた前記バリア層と
をさらに有し、
前記活性領域における前記バリア層の前記素子領域の側の端部と、前記素子領域における前記バリア層の前記活性領域の側の端部とは10μm以上20μm以下離間している
請求項9に記載の半導体装置。 - 前記ゲート電極よりも表面側に設けられた前記電極と、前記ゲート電極との間に層間絶縁膜をさらに備え、
前記バリア層は、前記ゲート電極よりも表面側に設けられた前記電極と前記層間絶縁膜との間に設けられる
請求項10に記載の半導体装置。 - 前記半導体基板の端部の辺に沿って設けられた耐圧構造部をさらに備え、
前記バリア層は、前記耐圧構造部の表面側に設けられ、
前記耐圧構造部の前記バリア層は、フローティング電位を有する
請求項1に記載の半導体装置。 - 前記耐圧構造部の前記バリア層の表面側には、アルミニウムを含む前記電極が設けられない
請求項12に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201680002942.0A CN106716601B (zh) | 2015-04-20 | 2016-02-22 | 半导体装置 |
JP2017513995A JP6380666B2 (ja) | 2015-04-20 | 2016-02-22 | 半導体装置 |
US15/475,059 US9972572B2 (en) | 2015-04-20 | 2017-03-30 | Semiconductor device having a barrier layer |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015-085620 | 2015-04-20 | ||
JP2015085620 | 2015-04-20 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US15/475,059 Continuation US9972572B2 (en) | 2015-04-20 | 2017-03-30 | Semiconductor device having a barrier layer |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2016170836A1 true WO2016170836A1 (ja) | 2016-10-27 |
Family
ID=57144537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2016/055112 WO2016170836A1 (ja) | 2015-04-20 | 2016-02-22 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9972572B2 (ja) |
JP (1) | JP6380666B2 (ja) |
CN (1) | CN106716601B (ja) |
WO (1) | WO2016170836A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019075472A (ja) * | 2017-10-17 | 2019-05-16 | 富士電機株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016170836A1 (ja) | 2015-04-20 | 2016-10-27 | 富士電機株式会社 | 半導体装置 |
JP6256659B2 (ja) * | 2015-04-20 | 2018-01-10 | 富士電機株式会社 | 半導体装置 |
US10332817B1 (en) * | 2017-12-01 | 2019-06-25 | Cree, Inc. | Semiconductor die with improved ruggedness |
JP7180842B2 (ja) * | 2018-07-18 | 2022-11-30 | 株式会社東海理化電機製作所 | 半導体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
JP2003197773A (ja) * | 2001-12-27 | 2003-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004525510A (ja) * | 2000-12-06 | 2004-08-19 | エーエスエム インターナショナル エヌ.ヴェー. | 拡散バリアを有する銅の配線構造 |
JP2009194127A (ja) * | 2008-02-14 | 2009-08-27 | Panasonic Corp | 半導体装置およびその製造方法 |
JP2012129503A (ja) * | 2010-11-25 | 2012-07-05 | Mitsubishi Electric Corp | 半導体装置 |
JP2012186318A (ja) * | 2011-03-05 | 2012-09-27 | Shindengen Electric Mfg Co Ltd | 高耐圧半導体装置 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0277128A (ja) | 1988-09-13 | 1990-03-16 | Fujitsu Ltd | 半導体装置 |
JPH0397827A (ja) | 1989-09-11 | 1991-04-23 | Agency Of Ind Science & Technol | チタン―クロム―銅系水素吸蔵合金 |
JP3275536B2 (ja) | 1994-05-31 | 2002-04-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP2954833B2 (ja) | 1994-06-02 | 1999-09-27 | 株式会社ピーエフユー | Cd−rom装置におけるヘッドのシーク動作の診断方法 |
TW286435B (ja) | 1994-07-27 | 1996-09-21 | Siemens Ag | |
US5951945A (en) | 1995-06-13 | 1999-09-14 | Mitsubishi Materials Corporation | Hydrogen occluding alloy and electrode made of the alloy |
JPH11354637A (ja) * | 1998-06-11 | 1999-12-24 | Oki Electric Ind Co Ltd | 配線の接続構造及び配線の接続部の形成方法 |
JP2005175357A (ja) | 2003-12-15 | 2005-06-30 | Nissan Motor Co Ltd | 半導体装置とその製造方法 |
DE102007030755B3 (de) | 2007-07-02 | 2009-02-19 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses |
JP5533104B2 (ja) | 2010-03-23 | 2014-06-25 | 日産自動車株式会社 | 半導体装置 |
US8564072B2 (en) * | 2010-04-02 | 2013-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a blocking structure and method of manufacturing the same |
JP5742668B2 (ja) | 2011-10-31 | 2015-07-01 | 三菱電機株式会社 | 炭化珪素半導体装置 |
JP2013201357A (ja) | 2012-03-26 | 2013-10-03 | Mitsubishi Electric Corp | 炭化珪素半導体装置とその製造方法 |
JP2013232564A (ja) | 2012-04-27 | 2013-11-14 | National Institute Of Advanced Industrial & Technology | 半導体装置および半導体装置の製造方法 |
US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
JP6048126B2 (ja) | 2012-12-25 | 2016-12-21 | 日産自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
US9035395B2 (en) | 2013-04-04 | 2015-05-19 | Monolith Semiconductor, Inc. | Semiconductor devices comprising getter layers and methods of making and using the same |
US9595469B2 (en) | 2013-11-04 | 2017-03-14 | Infineon Technologies Ag | Semiconductor device and method for producing the same |
US9570542B2 (en) | 2014-04-01 | 2017-02-14 | Infineon Technologies Ag | Semiconductor device including a vertical edge termination structure and method of manufacturing |
JP6387791B2 (ja) | 2014-10-29 | 2018-09-12 | 富士電機株式会社 | 半導体装置の製造方法 |
WO2016170836A1 (ja) | 2015-04-20 | 2016-10-27 | 富士電機株式会社 | 半導体装置 |
-
2016
- 2016-02-22 WO PCT/JP2016/055112 patent/WO2016170836A1/ja active Application Filing
- 2016-02-22 CN CN201680002942.0A patent/CN106716601B/zh active Active
- 2016-02-22 JP JP2017513995A patent/JP6380666B2/ja active Active
-
2017
- 2017-03-30 US US15/475,059 patent/US9972572B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004525510A (ja) * | 2000-12-06 | 2004-08-19 | エーエスエム インターナショナル エヌ.ヴェー. | 拡散バリアを有する銅の配線構造 |
JP2002280523A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体記憶装置とその製造方法 |
JP2003197773A (ja) * | 2001-12-27 | 2003-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2009194127A (ja) * | 2008-02-14 | 2009-08-27 | Panasonic Corp | 半導体装置およびその製造方法 |
JP2012129503A (ja) * | 2010-11-25 | 2012-07-05 | Mitsubishi Electric Corp | 半導体装置 |
JP2012186318A (ja) * | 2011-03-05 | 2012-09-27 | Shindengen Electric Mfg Co Ltd | 高耐圧半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019075472A (ja) * | 2017-10-17 | 2019-05-16 | 富士電機株式会社 | 半導体装置及びその製造方法 |
JP7006118B2 (ja) | 2017-10-17 | 2022-01-24 | 富士電機株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2016170836A1 (ja) | 2017-08-03 |
CN106716601A (zh) | 2017-05-24 |
CN106716601B (zh) | 2019-08-06 |
JP6380666B2 (ja) | 2018-08-29 |
US20170207174A1 (en) | 2017-07-20 |
US9972572B2 (en) | 2018-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6380666B2 (ja) | 半導体装置 | |
US9691908B2 (en) | Vertical-channel type junction SiC power FET and method of manufacturing same | |
JP5177151B2 (ja) | 炭化珪素半導体装置 | |
CN106796955B (zh) | 半导体装置 | |
US20110180812A1 (en) | Semiconductor device | |
US9613809B2 (en) | Method of manufacturing silicon carbide semiconductor device | |
JP7029710B2 (ja) | 半導体装置 | |
JP2019046908A (ja) | 炭化珪素半導体装置およびその製造方法 | |
WO2016013472A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6256659B2 (ja) | 半導体装置 | |
JP2018082055A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5556863B2 (ja) | ワイドバンドギャップ半導体縦型mosfet | |
WO2017051616A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
US9806167B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP6304878B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6589263B2 (ja) | 半導体装置 | |
TW201611286A (zh) | 半導體裝置及其製造方法 | |
JP6651801B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6737379B2 (ja) | 半導体装置 | |
JP6064366B2 (ja) | 半導体装置 | |
JP6928336B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2016058661A (ja) | 半導体装置 | |
JP7103435B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6265278B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
WO2013140621A1 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 16782858 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
Ref document number: 2017513995 Country of ref document: JP Kind code of ref document: A |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 16782858 Country of ref document: EP Kind code of ref document: A1 |