JP6737379B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

炭化珪素（ＳｉＣ）半導体を用いた半導体装置（以下、炭化珪素半導体装置とする）では、熱拡散法により任意の導電型の不純物半導体領域を形成することが困難である。このため、任意の導電型の不純物半導体領域の形成には、イオン注入法が用いられている。さらに、イオン注入後に高温で活性化熱処理を行い、注入したドーパントを炭化珪素半導体の格子点に置換してキャリアを発生させることで、不純物半導体領域を任意の導電型半導体として動作させる。しかしながら、イオン注入により不純物濃度の高い不純物半導体領域を形成した場合、高温の活性化処理によって、炭化珪素半導体基板に存在する格子欠陥に悪影響を及ぼし、電気特性に悪影響が生じることが報告されている（例えば、下記非特許文献１参照。）。

例えば、炭化珪素半導体装置として高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を作製（製造）した場合（例えば、下記非特許文献２参照。）、次の問題がある。通常、ｐ型ベース領域は、イオン注入により形成される。ｐ型ベース領域の不純物濃度が低い場合、低電圧で基板表面まで空乏化してしまうため、高耐圧が得られない。また、ｐ型ベース領域の不純物濃度が高い場合、上述したように格子欠陥の悪影響が表れてリーク電流が増大する。これらの問題は、ｐ型ベース領域の厚さを厚くすることで回避可能である。

しかしながら、例えばイオン注入装置などの製造装置の性能によってｐ型ベース領域の厚さ（深さ）に制限が生じるため、ｐ型ベース領域の厚さを厚くすることは現実的ではない。また、ｐ型ベース領域はｎ^-型ドリフト層の表面層に形成されるため、ｐ型ベース領域の厚さを見込んでｎ^-型ドリフト層の厚さを厚くする必要があり、コスト増を引き起こす。したがって、現状では、ｐ型ベース領域の厚さ以外の条件を限定することで炭化珪素半導体を用いたＭＯＳＦＥＴを作製することが一般的である（例えば、下記特許文献１（第００５３段落）および下記特許文献２（第００６４段落）参照。）。

特開平１０−３０８５１０号公報 特許第５４０８２４８号公報

ティー・ツジ（Ｔ．Ｔｓｕｊｉ）、外１１名、アナライジズ オブ ハイ リーケージ カレンツ イン Ａｌ＋ インプランティド ４Ｈ ＳｉＣ ｐｎ ダイオードズ コーズド バイ スレッディング スクリュー ディスロケーションズ（Ａｎａｌｙｓｅｓ ｏｆ Ｈｉｇｈ Ｌｅａｋａｇｅ Ｃｕｒｒｅｎｔｓ ｉｎ Ａｌ＋ Ｉｍｐｌａｎｔｅｄ ４Ｈ ＳｉＣ ｐｎ Ｄｉｏｄｅｓ Ｃａｕｓｅｄ ｂｙ Ｔｈｒｅａｄｉｎｇ Ｓｃｒｅｗ Ｄｉｓｌｏｃａｔｉｏｎｓ）、マテリアルズ サイエンス フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、２０１０年、第６４５−６４８巻、ｐ．９１３−９１６ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．２６０

しかしながら、上述したｐ型ベース領域の条件を限定する方法では、装置性能によりｐ型ベース領域の条件が好適な条件から外れる可能性が高く、歩留りが低下する。また、高耐圧素子では、ｐ型ベース領域の不純物濃度は高くする必要があるため、上述したようにリーク電流が増大する。このため、リーク電流を抑制した素子を作製することは困難である。

この発明は、上述した従来技術による問題点を解消するため、リーク電流を抑制し、かつ高耐圧化を図ることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素半導体からなる第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、炭化珪素半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の、前記第１半導体層側に対して反対側の表面から前記第１半導体層の表面層にわたる深さで、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第２半導体層の、隣り合う前記第１半導体領域の間に挟まれた部分に、前記第１半導体層に達する深さで第１導電型の第３半導体領域が設けられている。前記第１半導体領域の、前記第１半導体層と前記第２半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。前記半導体基板の裏面に、第２電極が設けられている。第２導電型の第４半導体領域は、前記第１半導体領域の周囲を囲む。前記第４半導体領域は、前記第１半導体領域よりも不純物濃度が低い。前記第１半導体領域は、第１半導体部、第２半導体部および第３半導体部からなる。前記第１半導体部は、前記第２半導体層の一部で構成され、前記ゲート絶縁膜を介して深さ方向に前記ゲート電極と対向する。前記第１半導体部は、前記第２半導体層の表面層から所定深さに達し、かつ内部に前記第２半導体領域を有する。前記第２半導体部は、前記第１半導体層の、前記第２半導体層側の表面層に設けられ、深さ方向において前記第１半導体部に隣接する。前記第２半導体部は、前記第１半導体部よりも不純物濃度が高い。前記第３半導体部は、前記第２半導体部の内部に選択的に設けられ、深さ方向に前記第２半導体領域に対向し、かつ前記第１半導体層と前記第２半導体領域とに挟まれた部分へ突出する。前記第３半導体部は、前記第２半導体部よりも不純物濃度が高い。前記第４半導体領域に接する前記第１半導体領域内の前記第３半導体部が前記第４半導体領域に接する。

また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体部は、前記第１電極側で前記第１半導体部に接し、前記第２電極側の周囲を前記第２半導体部に囲まれていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体部の不純物濃度は、前記第３半導体部の不純物濃度の０．１倍以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体部の、前記第１半導体層と前記第３半導体部とに挟まれた部分の幅は０．１μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面は、（０００−１）面に平行な面または（０００−１）面に対して１０度以下に傾いた面であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面は、（０００１）面に平行な面または（０００１）面に対して１０度以下に傾いた面であることを特徴とする。

上述した発明によれば、第２半導体部の内部に、第２半導体部よりも不純物濃度の高い第３半導体部を設けることにより、低電圧で基体表面まで空乏化してしまうことを抑制することができる。これにより、耐圧が低下することを抑制することができ、高耐圧化を図ることができる。また、上述した発明によれば、第３半導体部の周囲を、第３半導体部よりも不純物濃度の低い第２半導体部で囲むことで、高濃度不純物イオン注入起因の結晶欠陥により高リーク電流を引き起こしやすい第３半導体部への電界負荷を緩和できる。これによって、結晶欠陥の悪影響によりリーク電流が増大することを防止することができる。

本発明にかかる半導体装置によれば、高耐圧および低リーク電流を実現することができる。これにより、半導体製造装置の性能によらず、歩留り高く高耐圧の半導体装置を作製（製造）することができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 比較例１の炭化珪素半導体装置の構成を示す断面図である。 実施例１にかかる炭化珪素半導体装置のリーク電流特性を示す度数分布図である。 実施例１にかかる炭化珪素半導体装置のｐ型ベース領域の不純物濃度比とリーク電流との関係を示す特性図である。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 比較例２の炭化珪素半導体装置の構成を示す断面図である。 実施例２にかかる炭化珪素半導体装置のリーク電流特性を示す度数分布図である。 実施例２にかかる炭化珪素半導体装置のｐ型ベース領域の不純物濃度比とリーク電流との関係を示す特性図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合、それぞれそれが付された層や領域が近い不純物濃度を有することを意味しており、不純物濃度が同等であるとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）半導体よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）半導体を用いた炭化珪素半導体装置について、ＭＯＳＦＥＴ（以下、炭化珪素ＭＯＳＦＥＴとする）を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（第１半導体層）２を積層してなる炭化珪素エピタキシャル基板（半導体チップ）を用いて構成される。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板であり、ｎ⁺型ドレイン層を構成する。ｎ⁺型炭化珪素基板１の主面（おもて面）は、例えば、（０００−１）面、または、＜１１−２０＞方向に１０度以下程度のオフ角を有する（０００−１）面であってもよい。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなり、ｎ型ドリフト層を構成する。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２を積層してなる炭化珪素エピタキシャル基板を炭化珪素半導体基体とする。ここでは、ｎ⁺型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２を積層してなる炭化珪素エピタキシャル基板を炭化珪素半導体基体とする場合を例に説明する。

炭化珪素半導体基体上には、活性領域１０１と、活性領域１０１の周囲を囲む耐圧構造部１０２とが設けられている。活性領域１０１は、オン状態のときに電流が流れる領域である。耐圧構造部１０２は、炭化珪素半導体基体のおもて面側の電界を緩和し耐圧を保持する領域である。活性領域１０１において、炭化珪素半導体基体のおもて面側（ｎ型炭化珪素エピタキシャル層２側）には、プレーナゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。

ＭＯＳゲート構造は、ｐ型ベース領域（第１半導体領域）３、ｎ⁺型ソース領域（第２半導体領域）６、ｐ⁺型コンタクト領域７、ゲート絶縁膜８およびゲート電極９からなる。具体的には、ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ型ベース領域３が選択的に設けられている。ｐ型ベース領域３は、それぞれ不純物濃度が異なり、かつ互いに接する第１ｐ型ベース領域（第１半導体部）３ａ、第２ｐ型ベース領域（第２半導体部）３ｂおよび第３ｐ⁺型ベース領域（第３半導体部）３ｃからなる。第１ｐ型ベース領域３ａ、第２ｐ型ベース領域３ｂおよび第３ｐ⁺型ベース領域３ｃは、イオン注入により例えばアルミニウム（Ａｌ）がドーピングされてなる拡散領域である。

第１ｐ型ベース領域３ａは、基体おもて面に露出されるように配置されている。第２ｐ型ベース領域３ｂは、深さ方向に第１ｐ型ベース領域３ａに対向するように配置され、第１ｐ型ベース領域３ａの基体裏面側に接する。第１ｐ型ベース領域３ａの不純物濃度は、第２ｐ型ベース領域３ｂの不純物濃度よりも低い。これにより、ｐ型ベース領域の総不純物濃度が低い場合であってもｐ型ベース領域全体が空乏化することを抑制することができる。また、ｐ型ベース領域の総不純物濃度が高い場合であってもＭＯＳゲートを動作させることができる。このため、ｐ型ベース領域の総不純物濃度の許容範囲を広くすることができる。第３ｐ⁺型ベース領域３ｃは、第１ｐ型ベース領域３ａと第２ｐ型ベース領域３ｂとの間に挟まれるように、第２ｐ型ベース領域３ｂの内部に選択的に設けられている。
すなわち、第３ｐ⁺型ベース領域３ｃは、基体おもて面側で第１ｐ型ベース領域３ａに接するとともに、基体裏面側の周囲を第２ｐ型ベース領域３ｂに囲まれている。

第３ｐ⁺型ベース領域３ｃの不純物濃度は、第２ｐ型ベース領域３ｂの不純物濃度よりも高い。具体的には、第３ｐ⁺型ベース領域３ｃの不純物濃度に対する第２ｐ型ベース領域３ｂの不純物濃度の比率は例えば０．１以下程度であることが好ましい（第２ｐ型ベース領域３ｂの不純物濃度／第３ｐ⁺型ベース領域３ｃの不純物濃度≦０．１）。その理由は、故障や動作不良などリーク電流による悪影響を生じさせない程度にリーク電流を低減させることができる。第２ｐ型ベース領域３ｂの、ｎ型炭化珪素エピタキシャル層２と第３ｐ ⁺ 型ベース領域３ｃとに挟まれた部分の幅ｗ４は例えば０．１μｍ以上程度であることが好ましい。その理由は、第２ｐ型ベース領域３ｂを空乏化させることにより、高濃度不純物イオン注入起因の結晶欠陥により高リーク電流を引き起こしやすい第３ｐ⁺型ベース領域３ｃへの電界負荷を緩和できるからである。

第１ｐ型ベース領域３ａの内部には、基体おもて面にｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７が選択的に設けられている。ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７は第３ｐ⁺ベース領域３ｃに達してもよい。ｎ⁺型ソース領域６は、第１ｐ型ベース領域３ａの端部（基体主面に水平な方向（横方向）の端部）寄りに配置されている。ｐ⁺型コンタクト領域７は、ｎ⁺型ソース領域６よりも第１ｐ型ベース領域３ａの中央付近に配置されている。ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７は互いに接する。第１ｐ型ベース領域３ａの、ｎ⁺型ソース領域６とｎ型炭化珪素エピタキシャル層２とに挟まれた部分の表面上には、ゲート絶縁膜８を介してゲート電極９が設けられている。

ゲート電極９は、ゲート絶縁膜８を介して、ｎ型炭化珪素エピタキシャル層２の、隣り合う第１ｐ型ベース領域３ａ間に挟まれた部分の表面上にわたって設けられていてもよい。図１には、活性領域１０１の２つの単位セル１０３（素子の機能単位）を構成する１つのＭＯＳゲート構造を示すが、この単位セルに隣接するように並列に複数の単位セル（不図示）が配置されていてもよい（図９においても同様）。ゲート電極９の上には、炭化珪素半導体基体のおもて面側の全面に、ゲート電極９を覆うように層間絶縁膜１０が設けられている。

層間絶縁膜１０を深さ方向に貫通するコンタクトホールには、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７が露出されている。ソース電極（第１電極）１１は、コンタクトホール内に設けられ、コンタクトホールに露出するｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７に接する。また、ソース電極１１は、層間絶縁膜１０によってゲート電極９と電気的に絶縁されている。ソース電極１１および層間絶縁膜１０上には、おもて面電極パッド１２が設けられている。おもて面電極パッド１２は、活性領域１０１のほぼ全体に設けられている。おもて面電極パッド１２の端部は、耐圧構造部１０２の層間絶縁膜１０上に延在している。

耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面層には、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂが設けられている。第１ｐ^-型領域５ａは、最も耐圧構造部１０２側の単位セルを構成するｐ型ベース領域３に接し、活性領域１０１の周囲を囲む。第１ｐ^-型領域５ａは、ｐ型ベース領域３を構成する第１ｐ型ベース領域３ａ、第２ｐ型ベース領域３ｂおよび第３ｐ⁺型ベース領域３ｃの全てに接していてもよいし、これら第１ｐ型ベース領域３ａ、第２ｐ型ベース領域３ｂおよび第３ｐ⁺型ベース領域３ｃのうちのいずれか１つまたは２つに接してもよい。

第２ｐ^--型領域５ｂは、第１ｐ^-型領域５ａの外側（チップ外周側）の端部に接し、第１ｐ^-型領域５ａの周囲を囲む。すなわち、ｐ型ベース領域３、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂは、活性領域１０１側から耐圧構造部１０２側へ向う方向に順に並列に、かつ接するように配置されている。第１ｐ^-型領域５ａの不純物濃度は、第２ｐ型ベース領域３ｂの不純物濃度よりも低い。第２ｐ^--型領域５ｂの不純物濃度は、第１ｐ^-型領域５ａの不純物濃度よりも低い。第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂは、ダブルゾーンＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）
構造を構成する。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように横方向に並列された構成のＪＴＥ構造である。

第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂ上には、層間絶縁膜１０が設けられている。第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂは、層間絶縁膜１０によって活性領域１０１の素子構造と電気的に絶縁されている。層間絶縁膜１０上には、耐圧構造部１０２のほぼ全体を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１３が設けられている。保護膜１３は、放電防止の機能を有する。保護膜１３の端部は、おもて面電極パッド１２上に延在し、おもて面電極パッド１２の端部を覆う。ｎ⁺型炭化珪素基板１の、ｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極（第１電極）１４が設けられている。裏面電極１４は、ドレイン電極を構成する。裏面電極１４の表面には、裏面電極パッド１５が設けられている。

次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスの炭化珪素ＭＯＳＦＥＴを作製する場合を例に説明する。図２〜５は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、例えば２×１０¹⁸／ｃｍ³程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板（半導体ウエハ）１を用意する。ｎ⁺型炭化珪素基板１の主面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、例えば１．０×１０¹⁶／ｃｍ³程度の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。ここまでの状態が図２に示されている。

次に、ｎ型炭化珪素エピタキシャル層２上に酸化膜（不図示）を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより、ｐ型ベース領域３の形成領域に対応する部分の酸化膜を除去する。次に、この酸化膜の残部をマスクとして加速電圧の異なる２回のイオン注入を行い、ｎ型炭化珪素エピタキシャル層２の表面層に、第１，２ｐ型ベース領域３ａ，３ｂをそれぞれ選択的に形成する。このイオン注入においては、例えば、ドーパントをアルミニウムとし、第１，２ｐ型ベース領域３ａ，３ｂの不純物濃度がそれぞれ１．０×１０¹⁶／ｃｍ³および２．０×１０¹⁶／ｃｍ³となるようにドーズ量を設定してもよい。また、第２ｐ型ベース領域３ｂの基体おもて面からの深さが第１ｐ型ベース領域３ａの基体おもて面からの深さよりも深くなるように各イオン注入の加速電圧を適宜設定する。第１ｐ型ベース領域３ａの幅ｗ１および厚さｔ１は、それぞれ１３μｍおよび０．２μｍであってもよい。第２ｐ型ベース領域３ｂの幅ｗ２および厚さｔ２は、それぞれ１３μｍおよび０．３μｍであってもよい。隣り合うｐ型ベース領域３間の距離ｗ５は、例えば２μｍであってもよい。

次に、第１，２ｐ型ベース領域３ａ，３ｂの形成に用いた酸化膜上に、さらに酸化膜（不図示）を堆積する。この追加で堆積した酸化膜の厚さは、例えば０．１μｍであってもよい。次に、フォトリソグラフィおよびエッチングにより、第３ｐ⁺型ベース領域３ｃの形成領域に対応する部分の酸化膜を除去する。次に、この酸化膜の残部をマスクとしてイオン注入を行い、第２ｐ型ベース領域３ｂの内部に第３ｐ⁺型ベース領域３ｃを形成する。このイオン注入においては、例えば、ドーパントをアルミニウムとし、第３ｐ⁺型ベース領域３ｃの不純物濃度が１．０×１０¹⁹／ｃｍ³となるようにドーズ量を設定してもよい。また、第３ｐ⁺型ベース領域３ｃの基体おもて面からの深さが第１ｐ型ベース領域３ａの基体おもて面からの深さよりも深くなるようにイオン注入の加速電圧を適宜設定する。第３ｐ⁺型ベース領域３ｃの幅ｗ３および厚さｔ３は、それぞれ１２．８μｍおよび０．２μｍであってもよい。第２ｐ型ベース領域３ｂの、ｎ型炭化珪素エピタキシャル層２と第３ｐ ⁺ 型ベース領域３ｃとに挟まれた部分の幅ｗ４は例えば０．１μｍであってもよい。そして、ｐ型ベース領域３の形成に用いた酸化膜の残部を全て除去する。ここまでの状態が図３に示されている。

次に、フォトリソグラフィにより、基体おもて面上に、第１ｐ^-型領域５ａの形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてイオン注入を行い、ｎ型炭化珪素エピタキシャル層２の表面層に第１ｐ^-型領域５ａを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量を２．０×１０¹³ｃｍ／²としてもよい。そして、第１ｐ^-型領域５ａの形成に用いたレジストマスクを除去する。次に、フォトリソグラフィにより、基体おもて面上に、第２ｐ^--型領域５ｂの形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。このレジストマスクをマスクとしてイオン注入を行い、ｎ型炭化珪素エピタキシャル層２の表面層に第２ｐ^--型領域５ｂを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量を１．０×１０¹³ｃｍ／²としてもよい。そして、第２ｐ^--型領域５ｂの形成に用いたレジストマスクを除去する。ここではイオン注入マスクとしてレジストを利用したが、酸化膜等の他の物質を利用してもよい。また、イオン注入時の基板の温度は室温でなくてもよい。

次に、フォトリソグラフィにより、基体おもて面上に、ｎ⁺型ソース領域６の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてイオン注入を行い、第１ｐ型ベース領域３ａの表面層にｎ⁺型ソース領域６を選択的に形成する。そして、ｎ⁺型ソース領域６の形成に用いたレジストマスクを除去する。次に、フォトリソグラフィにより、基体おもて面上に、ｐ⁺型コンタクト領域７の形成領域に対応する部分が開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてイオン注入を行い、第１ｐ型ベース領域３ａの表面層にｐ⁺型コンタクト領域７を選択的に形成する。そして、ｐ⁺型コンタクト領域７の形成に用いたレジストマスクを除去する。これにより、第１ｐ型ベース領域３ａの内部に、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７が選択的に形成される。ここではイオン注入マスクとしてレジストを利用したが、酸化膜等の他の物質を利用してもよい。また、イオン注入時の基板の温度は室温でなくてもよい。

第１ｐ型ベース領域３ａ、第２ｐ型ベース領域３ｂ、第３ｐ⁺型ベース領域３ｃ、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂを形成する順序は種々変更可能である。また、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７はｐ型ベース領域３の形成後に形成されればよく、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７を形成する順序は種々変更可能である。次に、熱処理（アニール）により、第１ｐ型ベース領域３ａ、第２ｐ型ベース領域３ｂ、第３ｐ⁺型ベース領域３ｃ、ｎ⁺型ソース領域６、ｐ⁺型コンタクト領域７、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂを活性化させる。このときの熱処理温度および熱処理時間は、例えば、それぞれ１７５０℃および２分間であってもよい。活性化のための熱処理は、ｎ型炭化珪素エピタキシャル層２に各領域を形成するごとに行ってもよい。ここまでの状態が図４に示されている。

次に、炭化珪素半導体基体のおもて面を熱酸化して、例えば１００ｎｍの厚さのゲート絶縁膜８を形成する。この熱酸化は、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｎ型炭化珪素エピタキシャル層２の表面層に形成された各領域がゲート絶縁膜８で覆われる。次に、ゲート絶縁膜８上に、ゲート電極９として、例えばリン（Ｐ）がドープされた多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、この多結晶シリコン層をパターニングして選択的に除去し、第１ｐ型ベース領域３ａの、ｎ⁺型ソース領域６とｎ型炭化珪素エピタキシャル層２とに挟まれた部分の表面上に多結晶シリコン層を残す。このとき、ｎ型炭化珪素エピタキシャル層２の、隣り合う第１ｐ型ベース領域３ａ間に挟まれた部分の表面上にわたって多結晶シリコン層を残してもよい。

次に、基体おもて面全面に、ゲート電極９を覆うように、例えば１μｍ程度の厚さの層間絶縁膜１０を成膜（形成）する。層間絶縁膜１０は、例えばＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）やＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのリンガラスからなる酸化シリコン（ＳｉＯ₂）膜であってもよいし、ノンドープの酸化シリコン膜（ＮＳＧ：Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。ここまでの状態が図５に示されている。次に、層間絶縁膜１０およびゲート絶縁膜８をパターニングして選択的に除去してコンタクトホールを形成することで、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７を露出させる。次に、層間絶縁膜１０を平坦化するための熱処理（リフロー）を行う。

次に、層間絶縁膜１０の表面に、コンタクトホール内に埋め込むようにソース電極１１を形成する。これにより、コンタクトホールに露出されたｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７にソース電極１１が接続される。次に、ソース電極１１の、耐圧構造部１０２上および活性領域１０１上のコンタクトホール以外の部分を選択的に除去する。このとき、ソース電極１１の一部がコンタクトホールの側面や層間絶縁膜１０の表面に部分的に残っていてもよい。

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極１４として例えばニッケル（Ｎｉ）膜を成膜する。次に、例えば９７０℃程度の温度で熱処理により、ｎ⁺型炭化珪素基板１と裏面電極１４とのオーミックコンタクト（電気的接触部）
を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面におもて面電極パッド１２を堆積する。おもて面電極パッド１２として、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）層を形成してもよい。次に、おもて面電極パッド１２をパターニングして選択的に除去し、ソース電極１１および活性領域１０１の層間絶縁膜１０上におもて面電極パッド１２を残す。おもて面電極パッド１２の層間絶縁膜１０上の部分の厚さは、例えば５μｍ程度であってもよい。

次に、炭化珪素半導体基体のおもて面全面に保護膜１３を形成する。次に、保護膜１３をパターニングしておもて面電極パッド１２を露出させ、耐圧構造部１０２の層間絶縁膜１０上に、おもて面電極パッド１２の端部を覆うように保護膜１３を残す。次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層してなる裏面電極パッド１５を形成する。その後、半導体ウエハをチップ状にダイシング（切断）することにより、図１に示す炭化珪素ＭＯＳＦＥＴが完成する。

（実施例１）
次に、実施の形態１にかかる半導体装置のリーク電流特性について検証した。図６は、比較例１の炭化珪素半導体装置の構成を示す断面図である。図７は、実施例１にかかる炭化珪素半導体装置のリーク電流特性を示す度数分布図（ヒストグラム）である。図８は、実施例１にかかる炭化珪素半導体装置のｐ型ベース領域の不純物濃度比とリーク電流との関係を示す特性図である。図７の縦軸には試料数を示し、横軸には各試料のリーク電流値区分を示す。図７には、１．０×１０^-13［Ａ］〜１．０×１０^-2［Ａ］の範囲内のリーク電流値を１．０×１０［Ａ］ごとのデータ群に区分して示している（図１１においても同様）。図８の横軸にはｐ型ベース領域３の不純物濃度比を示し、縦軸には図７に示す実施例１において度数（試料の個数）の多いリーク電流値区分の値（以下、リーク電流値区分の最頻値とする）を示す。ｐ型ベース領域３の不純物濃度比とは、第３ｐ⁺型ベース領域３ｃの不純物濃度に対する第２ｐ型ベース領域３ｂの不純物濃度の比率（＝第２ｐ型ベース領域３ｂの不純物濃度／第３ｐ⁺型ベース領域３ｃの不純物濃度）である。

まず、上述した実施の形態１にかかる半導体装置の製造方法にしたがい、例示した上記諸条件で第１ｐ型ベース領域３ａ、第２ｐ型ベース領域３ｂおよび第３ｐ⁺型ベース領域３ｃからなるｐ型ベース領域３を備えたＭＯＳＦＥＴ（図１参照）を作製した（以下、実施例１とする）。比較として、図６に示すように、深さ方向に一様な不純物濃度で形成されたｐ型ベース領域２３を備えたＭＯＳＦＥＴを作製した（以下、比較例１とする）。比較例１のｐ型ベース領域２３の不純物濃度は、実施例１の第２ｐ型ベース領域３ｂの不純物濃度と等しい。比較例１のｐ型ベース領域２３以外の構成は、実施例１と同様である。
これら実施例１および比較例１をそれぞれ複数作製し、各試料それぞれのリーク電流を測定した。具体的には、ソース電極１１およびゲート電極９を接地電位（０Ｖ）とし、裏面電極パッド１５に１２００Ｖの電圧を印加したときのリーク電流を測定している。その結果を図７，８に示す。

図７に示す結果より、比較例１では、１．０×１０^-6［Ａ］オーダーのリーク電流を発生させた試料の個数が最も多いことが確認された。一方、実施例１においては、１．０×１０^-9［Ａ］オーダーのリーク電流を発生させた試料の個数が最も多く、比較例１よりもリーク電流特性が改善されることが確認された。また、図８に示す結果より、実施例１において、第３ｐ⁺型ベース領域３ｃの不純物濃度に対する第２ｐ型ベース領域３ｂの不純物濃度比を０．１以下とすることで、故障や動作不良などを生じさせない１．０×１０^-8［Ａ］オーダー以下程度にリーク電流を低減させる効果があらわれることが確認された。

以上、説明したように、実施の形態１によれば、第２ｐ型ベース領域の内部に、第２ｐ型ベース領域よりも不純物濃度の高い第３ｐ⁺型ベース領域を設けることにより、低電圧で基体表面まで空乏化してしまうことを抑制することができる。これにより、耐圧が低下することを抑制することができ、高耐圧化を図ることができる。また、実施の形態１によれば、不純物濃度の高い第３ｐ⁺型ベース領域の基体裏面側の周囲を、第３ｐ⁺型ベース領域よりも不純物濃度の低い第２ｐ型ベース領域で囲むことで、高濃度不純物イオン注入起因の結晶欠陥により高リーク電流を引き起こしやすい第３ｐ⁺型ベース領域への電界負荷を緩和できる。これにより、ｐ型ベース領域の不純物濃度を部分的に高くしたとしても、結晶欠陥の悪影響によりリーク電流が増大することを防止することができる。したがって、従来のようにｐ型ベース領域の厚さを厚くすることなく、高耐圧および低リーク電流を実現することができる。このため、製造装置の性能によらず、歩留り高く高耐圧の半導体装置を作製（製造）することができる。また、実施の形態１によれば、従来のようにリーク電流を抑制するためにｐ型ベース領域の厚さを厚くする必要がないため、ｎ^-型ドリフト層の厚さを厚くするためコスト増が生じない。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について、炭化珪素ＭＯＳＦＥＴを例に説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｎ型炭化珪素エピタキシャル層２上に堆積されたｐ型炭化珪素エピタキシャル層からなる第１ｐ型ベース領域３３ａを備える点である。すなわち、実施の形態２においては、エピタキシャル層からなる第１ｐ型ベース領域３３ａと、イオン注入による拡散領域である第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃと、でｐ型ベース領域３が構成される。

より具体的には、図９に示すように、ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃのみが設けられている。第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃは、基体おもて面に露出されている。ｎ型炭化珪素エピタキシャル層２上には、活性領域１０１全面に、第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃを覆うようにｐ型炭化珪素エピタキシャル層（第２半導体層）が堆積されている。ｐ型炭化珪素エピタキシャル層は、例えばアルミニウムがドーピングされてなる。このｐ型炭化珪素エピタキシャル層の、第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃ上の部分が第１ｐ型ベース領域３３ａである。

最も耐圧構造部１０２側に配置された第１ｐ型ベース領域３３ａの、耐圧構造部１０２側の端部は、当該第１ｐ型ベース領域３３ａに接する第２ｐ型ベース領域３３ｂ上で終端し、耐圧構造部１０２の第１ｐ^-型領域５ａ上には延在していない。ｐ型ベース領域３の、第１ｐ型ベース領域３３ａをｐ型炭化珪素エピタキシャル層とする以外の構成は、実施の形態１のｐ型ベース領域と同様である。ｐ型炭化珪素エピタキシャル層の、隣り合う第１ｐ型ベース領域３３ａ間に挟まれる部分には、ｎ型領域（第３半導体領域）４が設けられている。ｎ型領域４は、ｐ型炭化珪素エピタキシャル層を深さ方向に貫通してｎ型炭化珪素エピタキシャル層２に達する。ｎ型領域４は、第３ｐ⁺型ベース領域３３ｃ上にまで延在していてもよい。ｎ型領域４は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。

第１ｐ型ベース領域３３ａの、第２ｐ型ベース領域３３ｂ上の部分の内部には、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７が選択的に設けられている。ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７は互いに接する。ｎ⁺型ソース領域６は、ｐ⁺型コンタクト領域７よりもｎ型領域４側に配置されている。ｐ⁺型コンタクト領域７は、例えば第１ｐ型ベース領域３３ａを深さ方向に貫通して第２ｐ型ベース領域３３ｂに達する深さで設けられていてもよい。第１ｐ型ベース領域３３ａの、ｎ⁺型ソース領域６とｎ型領域４とに挟まれた部分の表面上には、ゲート絶縁膜８を介してゲート電極９が設けられている。
ゲート電極９は、ゲート絶縁膜８を介して、ｎ型領域４の表面上にわたって設けられていてもよい。

耐圧構造部１０２には、実施の形態１と同様に、ダブルゾーンＪＴＥ構造を構成する第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂが設けられている。実施の形態２においては、第１ｐ^-型領域５ａは、最も耐圧構造部１０２側に配置されたｐ型ベース領域３を構成する第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃに接し、第１ｐ型ベース領域３３ａには接していない。すなわち、第２ｐ型ベース領域３３ｂ（第３ｐ⁺型ベース領域３３ｃを含む）、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂは、活性領域１０１側から耐圧構造部１０２側へ向う方向に順に並列に、かつ接するように配置されている。層間絶縁膜１０、ソース電極１１、おもて面電極パッド１２、保護膜１３、裏面電極１４および裏面電極パッド１５の構成は、実施の形態１と同様である。

実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置において、ｎ型炭化珪素エピタキシャル層２上に第１ｐ型ベース領域３３ａとなるｐ型炭化珪素エピタキシャル層を形成すればよい。具体的には、まず、実施の形態１と同様に、ｎ⁺型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２を成長させる工程から、第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃを形成する工程までを順に行う。このとき、実施の形態１における第１ｐ型ベース領域の形成工程は行わない。また、ｎ型炭化珪素エピタキシャル層２の表面に第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃが露出されるようにイオン注入の加速電圧を適宜設定する。

次に、実施の形態１と同様に、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂの形成工程を行う。次に、ｎ型炭化珪素エピタキシャル層２上に、第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃを覆うように、第１ｐ型ベース領域３３ａとなるｐ型炭化珪素エピタキシャル層を成長させる。次に、ｐ型炭化珪素エピタキシャル層の、第１ｐ型ベース領域３３ａとなる部分に、ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７をそれぞれ選択的に形成する。ｎ⁺型ソース領域６およびｐ⁺型コンタクト領域７の形成方法は、実施の形態１と同様である。次に、フォトリソグラフィにより、ｐ型炭化珪素エピタキシャル層上に、ｎ型領域４の形成領域に対応する部分が開口したレジストマスク（不図示）
を形成する。

次に、このレジストマスクをマスクとしてイオン注入を行い、ｐ型炭化珪素エピタキシャル層を貫通してｎ型炭化珪素エピタキシャル層２に達するｎ型領域４を選択的に形成する。これにより、ｐ型炭化珪素エピタキシャル層の、ｎ型領域４以外の部分が第１ｐ型ベース領域３３ａとなる。そして、ｎ型領域４の形成に用いたレジストマスクを除去する。
次に、ｐ型炭化珪素エピタキシャル層上に、活性領域１０１を覆うレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、耐圧構造部１０２におけるｐ型炭化珪素エピタキシャル層を除去する。これにより、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂが露出される。そして、このエッチング用のレジストマスクを除去する。ここではイオン注入マスクとしてレジストを利用したが、酸化膜等の他の物質を利用してもよい。また、イオン注入時の基板の温度は室温でなくてもよい。

次に、実施の形態１と同様に、熱処理により、第１ｐ型ベース領域３３ａ、第２ｐ型ベース領域３３ｂ、第３ｐ⁺型ベース領域３３ｃ、ｎ型領域４、ｎ⁺型ソース領域６、ｐ⁺型コンタクト領域７、第１ｐ^-型領域５ａおよび第２ｐ^--型領域５ｂを活性化させる。活性化のための熱処理は各領域を形成するごとに行ってもよい。また、ｎ⁺型ソース領域６、ｐ⁺型コンタクト領域７およびｎ型領域４を形成する順序は種々変更可能である。また、これらの領域を形成する前や、活性化のための熱処理の後に、耐圧構造部１０２におけるｐ型炭化珪素エピタキシャル層を除去する工程を行ってもよい。その後、実施の形態１と同様にゲート絶縁膜８を形成する工程以降を順に行うことで、図９に示す炭化珪素ＭＯＳＦＥＴが完成する。

（実施例２）
次に、実施の形態２にかかる半導体装置のリーク電流特性について検証した。図１０は、比較例２の炭化珪素半導体装置の構成を示す断面図である。図１１は、実施例２にかかる炭化珪素半導体装置のリーク電流特性を示す度数分布図である。図１２は、実施例２にかかる炭化珪素半導体装置のｐ型ベース領域の不純物濃度比とリーク電流との関係を示す特性図である。図１１の縦軸には試料数を示し、横軸には各試料のリーク電流値区分を示す。図１２の横軸にはｐ型ベース領域３の不純物濃度比を示し、縦軸には図１１のリーク電流値区分の最頻値を示す。ｐ型ベース領域３の不純物濃度比とは、第３ｐ⁺型ベース領域３３ｃの不純物濃度に対する第２ｐ型ベース領域３３ｂの不純物濃度の比率（＝第２ｐ型ベース領域３３ｂの不純物濃度／第３ｐ⁺型ベース領域３３ｃの不純物濃度）である。

まず、上述した実施の形態２にかかる半導体装置の製造方法にしたがい、例示した上記諸条件で第１ｐ型ベース領域３３ａ、第２ｐ型ベース領域３３ｂおよび第３ｐ⁺型ベース領域３３ｃからなるｐ型ベース領域３を備えたＭＯＳＦＥＴ（図９参照）を作製した（以下、実施例２とする）。比較として、図１０に示すように、ｎ型炭化珪素エピタキシャル層２の、ｎ⁺型炭化珪素基板１側に対して反対側の表面層に第２ｐ型ベース領域４３ｂのみを備えたＭＯＳＦＥＴを作製した（以下、比較例２とする）。すなわち、比較例２は、エピタキシャル層からなる第１ｐ型ベース領域４３ａと、イオン注入による拡散領域である第２ｐ型ベース領域４３ｂと、で構成されたｐ型ベース領域４３を備える。比較例２の第２ｐ型ベース領域４３ｂの不純物濃度は、実施例２の第２ｐ型ベース領域３３ｂの不純物濃度と等しい。比較例２のｐ型ベース領域４３以外の構成は、実施例２と同様である。
これら実施例２および比較例２をそれぞれ複数作製し、各試料それぞれのリーク電流を測定した。リーク電流の測定条件は、実施例１と同様である。その結果を図１１，１２に示す。

図１１に示す結果より、比較例２では、１．０×１０^-7［Ａ］オーダーのリーク電流を発生させた試料の個数が最も多いことが確認された。一方、実施例２においては、１．０×１０^-10［Ａ］オーダーのリーク電流を発生させた試料の個数が最も多く、比較例２よりもリーク電流特性が改善されることが確認された。また、図１２に示す結果より、実施例２においては、第３ｐ⁺型ベース領域３３ｃの不純物濃度に対する第２ｐ型ベース領域３３ｂの不純物濃度比を０．１以下としたときに（第２ｐ型ベース領域３３ｂの不純物濃度／第３ｐ⁺型ベース領域３３ｃの不純物濃度≦０．１）、さらにリーク電流を低減させる効果があらわれることが確認された。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

以上において本発明では、ｎ⁺型炭化珪素基板の主面（おもて面）を＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面とした場合を例に説明したが、これに限らず、ｎ⁺型炭化珪素基板の主面の面方位は設計条件などに合わせて種々変更可能である。例えば、ｎ⁺型炭化珪素基板の主面を（０００１）面、または、＜１１−２０＞方向に１０度以下程度のオフ角を有する（０００１）面であってもよい。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素半導体を用いた場合を例に説明しているが、これに限らず、窒化ガリウム（ＧａＮ）やダイヤモンドなど他のワイドバンドギャップ半導体においても同様の効果が得られる。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、基体おもて面側にＭＯＳゲート構造を備えたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置に適用可能である。

また、本発明では、耐圧構造としてダブルゾーンＪＴＥ構造を備える場合を例に説明しているが、耐圧構造部にマルチゾーンＪＴＥ構造やＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造を適用してもよい。マルチゾーンＪＴＥ構造とは、不純物濃度の異なる３つ以上のｐ型領域を、活性領域側から耐圧構造部側へ向う方向に並列に、かつ接するように配置した構造である。ＦＬＲ構造は、複数のｐ型領域を活性領域側から耐圧構造部側へ向う方向に所定間隔を空けて並列に配置した構造であり、製造の難易度によらず適用可能である。また、上述した実施の形態１では、炭化珪素基板上に炭化珪素エピタキシャル層を堆積した炭化珪素エピタキシャル基板を用いた場合を例に説明しているが、これに限らず、例えばＭＯＳゲート構造を構成するすべての領域を炭化珪素バルク基板の内部に形成した拡散領域としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３，２３，４３ ｐ型ベース領域
３ａ，３３ａ，４３ａ 第１ｐ型ベース領域
３ｂ，３３ｂ，４３ｂ 第２ｐ型ベース領域
３ｃ，３３ｃ 第３ｐ⁺型ベース領域
４ ｎ型領域
５ａ 第１ｐ^-型領域
５ｂ 第２ｐ^--型領域
６ ｎ⁺型ソース領域
７ ｐ⁺型コンタクト領域
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ おもて面電極パッド
１３ 保護膜
１４ 裏面電極
１５ 裏面電極パッド
１０１ 活性領域
１０２ 耐圧構造部
１０３ 単位セル

Claims (6)

1. 炭化珪素半導体からなる第１導電型の半導体基板と、
   前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側の表面層に設けられた、炭化珪素半導体からなる第２導電型の第２半導体層と、
   前記第２半導体層の、前記第１半導体層側に対して反対側の表面から前記第１半導体層の表面層にわたる深さで選択的に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
   前記第２半導体層の、隣り合う前記第１半導体領域の間に挟まれた部分に、前記第１半導体層に達する深さで設けられた第１導電型の第３半導体領域と、
   前記第１半導体領域の、前記第１半導体層と前記第２半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
   前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   前記第１半導体領域の周囲を囲む、前記第１半導体領域よりも不純物濃度の低い第２導電型の第４半導体領域と、
   を備え、
   前記第１半導体領域は、
   前記第２半導体層の一部で構成され、前記ゲート絶縁膜を介して深さ方向に前記ゲート電極と対向し、前記第２半導体層の表面層から所定深さに達し、かつ内部に前記第２半導体領域を有する第１半導体部と、
   前記第１半導体層の、前記第２半導体層側の表面層に設けられ、深さ方向において前記第１半導体部に隣接する、前記第１半導体部よりも不純物濃度の高い第２半導体部と、
   前記第２半導体部の内部に選択的に設けられ、深さ方向に前記第２半導体領域に対向し、かつ前記第１半導体層と前記第２半導体領域とに挟まれた部分へ突出する、前記第２半導体部よりも不純物濃度の高い第３半導体部と、からなり、
   前記第４半導体領域に接する前記第１半導体領域内の前記第３半導体部が前記第４半導体領域に接することを特徴とする半導体装置。
2. 前記第３半導体部は、前記第１電極側で前記第１半導体部に接し、前記第２電極側の周囲を前記第２半導体部に囲まれていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体部の不純物濃度は、前記第３半導体部の不純物濃度の０．１倍以下であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２半導体部の、前記第１半導体層と前記第３半導体部とに挟まれた部分の幅は０．１μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記半導体基板のおもて面は、（０００−１）面に平行な面または（０００−１）面に対して１０度以下に傾いた面であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記半導体基板のおもて面は、（０００１）面に平行な面または（０００１）面に対して１０度以下に傾いた面であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。

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