KR100728146B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 유기 금속 기상 성장법에 의해 형성된 강유전체막의 표면 모폴로지를 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
MOCVD에 의해 형성된 강유전체막(32) 상에 저점도의 재료를 도포하여 매립층(34)을 형성하고, 이어서 전체 면을 이방성 에칭하여 강유전체막(32) 표면의 볼록부 정상을 제거하며, 계속해서 강유전체막(32) 표면에 잔존하는 매립층(34)을 제거한다. 강유전체막(32)의 표면 모폴로지가 개선되어 평탄화된다. 포토리소그래피에 의해 도전막(36)이나 강유전체막(32)을 패터닝할 때에, 노광 입사광이 여러 방향으로 반사되지 않고, 설계대로 원하는 패턴을 형성할 수 있다.
강유전체막, 게이트 절연막, 소스/드레인 확산층, 층간 절연막, 레지스트층

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도 8은 종래의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 도면.
도 9는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판
12 : 소자 분리 영역
14 : 웰
16 : 게이트 절연막
18 : 게이트 전극
19 : 절연막
20 : 사이드월 절연막
22 : 소스/드레인 확산층
24 : 트랜지스터
26 : 층간 절연막
28 : 실리콘 산화막
30 : 하부 전극
32 : 강유전체막
34 : 매립층
36 : 상부 전극
38 : 강유전체 캐패시터
40 : 레지스트층
42 : 레지스트층
44 : 레지스트층
46 : 층간 절연막
50 : 컨택트홀
52 : 도체 플러그
54a , 54b : 배선
본 발명은 반도체 장치의 제조 방법에 관하여, 특히 유기 금속 기상 성장법에 의해 강유전체막을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 캐패시터의 유전체막으로서 강유전체 재료를 사용하는 것이 주목받고 있다. 이러한 강유전체 캐패시터를 사용한 강유전체 메모리(FeRAM : Ferro electric Random Access Memory)는 고속 동작이 가능하다, 저소비 전력이다, 기입/판독 내구성이 뛰어나다 등의 특성을 갖는 비휘발성 메모리이며, 이후 한층 더 발전이 예상되고 있다.
이러한 강유전체막의 재료로서, 층상 페로브스카이트 구조를 갖는 강유전체 재료나 PZT(티탄산지르콘산납) 등이 착안되며, 그 성막(成膜)을 위해 대면적 기판에 단차 피복성이 좋게 고속으로 강유전체막을 퇴적시킬 수 있는 MOCVD법(유기 금속 기상 성장법)이 주목받고 있다.
강유전체막을 MOCVD법에 의해 형성했을 경우, 그 결정 구조 등에 기인하여 강유전체막 표면에 요철(凹凸)이 형성되어, 거친 표면 모폴로지가 되는 문제가 있었다. 강유전체막 표면에 요철이 형성되면, 그 위에 형성된 도전막 표면에도 요철이 형성된다. 그러한 도전막 위에 레지스트를 도포하고, 광을 조사하여 레지스트를 노광하면, 도전막 표면의 요철에 의해 입사광이 난반사되고, 패턴을 정밀도 좋게 형성하기가 곤란하게 된다.
이것에 대하여, 강유전체막 표면의 오목부를 절연막으로 매립하여 표면 모폴로지를 개선하는 시도가 이루어지고 있다(특허문헌 1, 특허문헌 2 참조).
[특허문헌 1] 일본국 특허 공개평 06-32613호 공보
[특허문헌 2] 일본국 특허 공개 2003-282560호 공보
[특허문헌 3] 일본국 특허 공개 2002-170938호 공보
그러나, 강유전체막 표면의 오목부를 절연막으로 매립하는 방법에서는, 충분한 표면 모폴로지의 개선이 이루어지지 않을 뿐만 아니라, 강유전체막 표면에 매립용의 절연막이 남게 되어, 강유전체 캐패시터의 특성이 열화되는 문제가 있었다.
본 발명의 목적은 유기 금속 기상 성장법에 의해 형성된 강유전체막의 표면 모폴로지를 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일형태에 의한 반도체 장치의 제조 방법은, 유기 금속 기상 성장법에 의해 강유전체막을 형성하는 공정과, 상기 강유전체막 표면의 오목부를 메우는 매립층을 형성하는 공정과, 상기 매립층 상에서 에칭함으로써, 상기 강유전체막 표면의 볼록부 정상을 제거하여 상기 강유전체막 표면을 평탄화하는 공정과, 상기 강유전체막 표면에 잔존하는 상기 매립층을 제거하는 공정을 갖는 것을 특징으로 한다.
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도 1 내지 도 8을 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도이고, 도 2 내지 도 7은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이며, 도 8은 종래의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 도면이다.
(반도체 장치)
본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다.
도 1에 나타낸 바와 같이, 예를 들면 실리콘으로 이루어지는 반도체 기판(10) 상에는 소자 영역을 획정(畵定)하는 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 웰(14)이 형성되어 있다.
웰(14)이 형성된 반도체 기판(10) 상에는 게이트 절연막(16)을 통하여 게이트 전극(게이트 배선)(18)이 형성되어 있다. 게이트 전극(18)은, 예를 들면 폴리 실리콘 막 상에 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(18) 상에는 실리콘 산화막으로 이루어지는 절연막(19)이 형성되어 있다. 게이트 전극(18) 및 절연막(19)의 측벽 부분에는 사이드월 절연막(20)이 형성되어 있다.
사이드월 절연막(20)이 형성된 게이트 전극(18)의 양측에는 소스/드레인 확산층(22)이 형성되어 있다. 이렇게 해서, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 구성되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 상에는, 예를 들면 막두께 700∼800㎚의 실리콘 산화막인 층간 절연막(26)이 형성되어 있다. 층간 절연막(26)의 표면은 평탄화되어 있다.
층간 절연막(26) 상에는, 예를 들면 막두께 100㎚의 실리콘 산화막(28)이 형성되어 있다. 평탄화된 층간 절연막(26) 상에 실리콘 산화막(28)이 형성되어 있기 때문에, 실리콘 산화막(28)은 평탄하게 되어 있다.
실리콘 산화막(28) 상에는, 강유전체 캐패시터(38)의 하부 전극(30)이 형성되어 있다. 하부 전극(30)은, 예를 들면 막두께 150∼200㎚의 Pt막에 의해 형성되어 있다.
하부 전극(30) 상에는 강유전체 캐패시터(38)의 강유전체막(32)이 형성되어 있다. 강유전체막(32)으로서는, 예를 들면 막두께 100∼150㎚의 PbZr1-XTiXO3막(PZT막)이 사용되고 있다.
강유전체막(32) 상에는 강유전체 캐패시터(38)의 상부 전극(36)이 형성되어 있다. 상부 전극(36)은, 예를 들면 막두께 150∼250㎚의 IrOX막에 의해 형성되어 있다.
이렇게 해서, 하부 전극(30)과 강유전체막(32)과 상부 전극(36)으로 이루어 지는 강유전체 캐패시터(38)가 구성되어 있다.
강유전체 캐패시터(38) 상에는, 예를 들면 막두께 1100㎚의 실리콘 산화막으로 이루어지는 층간 절연막(46)이 형성되어 있다. 층간 절연막(46)의 표면은 평탄화되어 있다.
층간 절연막(46), 실리콘 산화막(28) 및 층간 절연막(26)에는 소스/드레인 확산층(22)에 도달하는 컨택트홀이 형성되고, 컨택트홀 내에는 텅스텐으로 이루어지는 도체 플러그(52)가 메워져 있다.
층간 절연막(46)에는 상부 전극(36)에 도달하는 컨택트홀과, 하부 전극(30)에 도달하는 컨택트홀이 형성되어 있다. 층간 절연막(46) 상에는 도체 플러그(52)와 상부 전극(36)을 전기적으로 접속하는 배선(54a)과, 하부 전극(30)에 전기적으로 접속된 배선(54b)이 형성되어 있다.
이렇게 해서, 트랜지스터(24)의 소스/드레인 확산층(22)과 강유전체 캐패시터(38)의 상부 전극(36)이 도체 플러그(52) 및 배선(54a)을 통하여 전기적으로 접속되며, 1개의 트랜지스터(24) 및 1개의 강유전체 캐패시터(38)를 갖는 FeRAM의 1T(Transistor)1C(Cel1)형 메모리 셀이 구성되어 있다. 이러한 메모리 셀이 FeRAM칩의 메모리 셀 영역에 배열되어 있다.
(반도체 장치의 제조 방법)
다음으로 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2 내지 도 7을 사용하여 설명한다.
우선, 예를 들면 실리콘으로 이루어지는 반도체 기판(10)에, 예를 들면 LOCOS(L0Cal 0xidation of Silicon)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다.
이어서, 이온 주입법에 의해 도판트 불순물을 도입함으로써, 웰(14)을 형성한다.
이어서, 통상의 트랜지스터의 형성 방법을 사용하여, 소자 영역에 게이트 전극(게이트 배선)(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)를 형성한다(도 2(a)).
이어서, 전체 면에, 예를 들면 플라즈마TEOSCVD(Chemical Vapor Deposition)법에 의해, 예를 들면 막두께 600㎚의 실리콘 산화막을 퇴적하여 층간 절연막(26)을 형성한다(도 2(b)).
이어서, 예를 들면 CMP법에 의해, 층간 절연막(26)의 표면을 평탄화한다(도 2(c)).
이어서, 전체 면에, 예를 들면 플라즈마TEOSCVD법에 의해, 예를 들면 막두께100㎚의 실리콘 산화막(28)을 형성한다(도 3(a)).
이어서, 전체 면에, 예를 들면 스퍼터법 또는 MOCVD법에 의해, 예를 들면 막두께 100∼20㎚의 Pt막(30)을 형성한다. 이 Pt막(30)은 강유전체 캐패시터(38)의 하부 전극이 되는 것이다(도 3(b)).
이어서, 전체 면에 MOCVD법(유기 금속 기상 성장법)에 의해, 강유전체막(32)을 형성한다. 강유전체막(32)로서는, 예를 들면 막두께 100∼150㎚의 PZT막을 형성한다(도 3(b)).
이 때의 MOCVD법(유기 금속 기상 성장법)의 조건으로서는 금속 유기 화합물로서, 예를 들면 Pb(Dtm)2, Zr(Dmhd)4, Ti(0-Ipr)2(Dtm)2을 사용하며, 반응 압력은, 예를 들면 5Torr이다.
강유전체막(32)인 PZT막을 MOCVD법에 의해 형성하면, PZT막의 표면에 큰 요철이 형성되어 거친 표면 모폴로지가 된다. 예를 들면, 막두께 100∼150㎚의 PZT막의 표면에는 높이 10∼20㎚의 볼록부가 형성된다.
이대로 거친 표면 모폴로지에 대처하는 처리를 실시하지 않고 반도체 장치의 제조를 계속했을 경우에 대해서 도 8을 사용하여 설명한다.
강유전체막(32) 상에, 예를 들면 스퍼터 또는 MOCVD법에 의해, 예를 들면 막두께 150∼200㎚의 IrOX막으로 이루어지는 도전막(36)을 형성하면, 강유전체막(32)의 표면 모폴로지가 그대로 반영되어, 도전막(36) 표면도 거친 표면 모폴로지가 된다(도 8(a)).
이 도전막(36) 상에 레지스트층(40)을 도포하고, 레지스트층(40)에 소정의 패턴을 노광하면, 도전막(36) 표면의 요철에 의해 노광 입사광이 여러 방향으로 반사하여 할레이션이 발생한다(도 8(a)). 그 때문에, 레지스트층(40)이 설계대로 원하는 패턴으로 노광되지 않고, 도전막(36)을 설계대로 패터닝할 수 없게 된다.
도전막(36)의 패터닝에 이어서, 강유전체막(32)을 패터닝할 경우도 마찬가지이다. 강유전체막(32) 상에 레지스트층(42)을 도포하고, 레지스트층(42)에 소정의 패턴을 노광하면, 강유전체막(32) 표면의 요철에 의해 노광 입사광이 여러 방향으 로 반사하여 할레이션이 발생한다(도8 (b)). 그 때문에, 레지스트층(42)이 설계대로 원하는 패턴으로 노광되지 않고, 강유전체막(32)을 설계대로 형성할 수 없게 된다.
그래서, 본 실시예에서는 도 3(c)부터 도 4(b)에 나타내는 방법에 의해, 강유전체막(32)의 표면 모폴로지의 개선을 꾀하도록 한다.
우선, 강유전체막(32) 상에 저점도의 재료, 예를 들면 1∼10 mPa·s(밀리파스칼·초)의 재료를 졸겔법, 즉 스핀 코팅 방법에 의해 도포하여 매립층(34)을 형성한다(도 3(c)). 강유전체막(32)의 오목부가 매립층(34)에 의해 메워지고, 볼록부가 매립층(34)으로부터 노출된다. 매립층(34)의 두께는 강유전체막(32) 표면의 볼록부의 정상이 약간 노출되는 정도, 예를 들면 8∼10㎚ 정도의 막두께가 되도록 형성한다.
매립층(34)을 형성하는 재료로서는, 유전체 재료, 예를 들면 레지스트 재료, 레지스트 재료로부터 감광제를 제거한 재료, 산화 실리콘계 재료(SiO2계 피복 형성 도포액) 등이 있다.
이어서, 전체 면을 이방성 에칭, 예를 들면 스퍼터 에칭에 의해 에칭하고, 매립층(34)으로부터 노출된 강유전체막(32) 표면의 볼록부 정상을 제거한다. 이 때, 매립층(34)의 윗면도 에칭 제거된다(도 4(a)). 이것에 따라, 높이 10∼20㎚였던 볼록부의 높이가 3∼5㎚ 정도가 되어 전체가 평탄화된다.
이 때의 스퍼터 에칭의 조건으로서는 에칭 가스로서, 예를 들면 염소 가스 (Cl2)와 아르곤 가스(Ar)를 사용하며, 소스 파워로서, 예를 들면 1400W를 인가하고, 바이어스 파워로서, 예를 들면 800W를 인가한다.
이어서, 강유전체막(32) 표면에 잔존하는 매립층(34)을 제거하면, 강유전체막(32)의 평탄화된 전체 면이 노출된다(도 4(b)). 매립층(34)을 제거하는 방법으로서는 레지스트 재료, 레지스트 재료로부터 감광제를 제거한 재료이면, 애싱법에 의해 제거한다. 산화 실리콘계 재료(SiO2계 피복 형성 도포액)이면, 반응성 이온 에칭법(예를 들면, 에칭 가스 : CF4+Ar+C4F8 ; 파워 : 1000W)에 의해 제거한다.
이렇게 하여, 강유전체막(32)의 표면 모폴로지가 개선된다.
이어서, 예를 들면 스퍼터법 또는 MOCVD법에 의해, 예를 들면 막두께 l50∼200㎚의 IrOX막으로 이루어지는 도전막(36)을 형성한다. 강유전체막(32)의 표면 모폴로지가 그대로 반영되어, 도전막(36) 표면도 양호한 표면 모폴로지가 된다(도 4(c)).
이어서, 도전막(36) 상에 레지스트층(40)을 도포하고, 레지스트층(40)에 소정의 패턴을 노광하면, 도전막(36)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 노광 입사광이 여러 방향으로 반사되지 않고, 설계대로 원하는 패턴으로 노광된다(도 5(a)).
이어서, 레지스트층(40)을 현상하여 패터닝하고, 패터닝된 레지스트층(40)을 마스크로 하여 도전막(36)을 에칭해서 상부 전극(36)을 형성한다(도 5(b)).
이어서, 강유전체막(32) 상에 레지스트층(42)을 도포하고, 레지스트층(42)에 소정의 패턴을 노광한다. 강유전체막(32)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 노광 입사광이 여러 방향으로 반사되지 않고, 설계대로 원하는 패턴으로 노광된다(도 5(c)).
이어서, 레지스트층(42)을 현상하여 패터닝하고, 패터닝된 레지스트층(42)을 마스크로 하여 강유전체막(32)을 패터닝한다(도 6(a)).
이어서, 같은 방법으로 레지스트층(44)을 패터닝하고, 패터닝된 레지스트층(44)을 마스크로 하여 도전막(30)을 에칭해서 하부 전극(30)을 형성한다(도 6(b)).
이어서, 전체 면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께 1500㎚의 실리콘 산화막으로 이루어지는 층간 절연막(46)을 형성한다. 이어서, 예를 들면 CMP법에 의해 층간 절연막(46)의 표면을 평탄화한다(도 6(c)).
이어서, 포트리소그래피 및 에칭에 의해 층간 절연막(46), 실리콘 산화막(28) 및 층간 절연막(26)에 소스/드레인 확산층(22)에 도달하는 컨택트홀(50)을 형성한다(도 7(a)).
이어서, 전체 면에, 예를 들면 CVD법에 의해, 예를 들면 막두께 500㎚의 텅스텐막을 형성한다.
이어서, 예를 들면 CMP법에 의해, 층간 절연막(46)의 표면이 노출될 때까지 텅스텐막 및 배리어 메탈막을 연마한다. 이렇게 해서, 컨택트홀(50) 내에 텅스텐막으로 이루어지는 도체 플러그(52)가 설치된다(도 7(b)).
이어서, 포트리소그래피 및 드라이 에칭에 의해, 층간 절연막(46)에 강유전체 캐패시터(38)의 상부 전극(36)에 도달하는 컨택트홀과, 강유전체 캐패시터(38) 의 하부 전극(30)에 도달하는 컨택트홀을 형성한다.
이어서, 전체 면에, 예를 들면 TiN막, AlCu합금막, Ti막, TiN막 등을 적층한 도체막을 형성한다. 이어서, 포트리소그래피 및 드라이 에칭에 의해 도체막을 패터닝하고, 강유전체 캐패시터(38)의 상부 전극(36)과 도체 플러그(52)를 전기적으로 접속하는 배선(54a), 강유전체 캐패시터(38)의 하부 전극(30)에 전기적으로 접속된 배선(54b)을 형성한다(도 7(c)).
이와 같이 본 실시예에 의하면, MOCVD에 의해 형성된 강유전체막(32) 상에 저점도의 재료를 도포하여 매립층(34)을 형성하고, 이어서, 전체 면을 이방성 에칭하여 강유전체막(32) 표면의 볼록부 정상을 제거하고, 이어서, 강유전체막(32) 표면에 잔존하는 매립층(34)을 제거하도록 하였으므로, 강유전체막(32)의 표면 모폴로지를 개선할 수 있다. 강유전체막(32)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 포트리소그래피에 의해 도전막(36)이나 강유전체막(32)을 패터닝할 때에, 노광 입사광이 여러 방향으로 반사되지 않고, 설계대로 원하는 패턴을 형성할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 도 9를 사용하여 설명한다. 도 9는 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시예에 의한 반도체 장치의 제조 방법은 강유전체막(32)의 표면 모폴로지의 개선을 꾀하는 방법이 제 1 실시예와 다르다. 본 실시예에서는 도 9에 나타 내는 방법에 의해 강유전체막(32)의 표면 모폴로지의 개선을 꾀하도록 한다.
우선, 강유전체막(32) 상에 저점도의 재료, 예를 들면 1∼10mPa·s(밀리파스칼·초)의 재료를 졸겔법, 즉, 스핀 코팅 방법에 의해 도포하여 매립층(34)을 형성한다(도 9(a)). 강유전체막(32)의 오목부도 볼록부도 매립층(34)에 의해 메워진다. 매립층(34)의 두께는 강유전체막(32) 표면의 볼록부도 메워지는 정도의 두께, 예를 들면 5∼25㎚ 정도의 막두께가 되도록 형성한다.
매립층(34)을 형성하는 재료로서는 유전체 재료, 예를 들면 레지스트 재료, 레지스트 재료로부터 감광제를 제거한 재료, 산화 실리콘계 재료(SiO2계 피복 형성 도포액) 등이 있다.
이어서, 전체 면을 이방성 에칭, 예를 들면 스퍼터 에칭에 의해 에칭한다. 우선, 매립층(34)의 전체 면이 에치백되고, 계속하여 매립층(34)으로부터 강유전체막(32)의 볼록부가 노출되면, 노출된 강유전체막(32) 표면의 볼록부 정상이 에칭되어 제거된다(도9 (b)). 이것에 의해, 높이 10∼20㎚였던 볼록부의 높이가 3∼5㎚ 정도가 되어 전체가 평탄화된다.
이 때의 스퍼터 에칭의 조건으로서는 에칭 가스로서, 예를 들면 염소 가스(Cl2)와 아르곤 가스(Ar)를 사용하고, 소스 파워로서, 예를 들면 1400W를 인가하며, 바이어스 파워로서, 예를 들면 800W를 인가한다.
이어서, 강유전체막(32) 표면에 잔존하는 매립층(34)을 제거하면, 강유전체막(32)의 평탄화된 전체 면이 노출된다(도 9(c)).
이와 같이, 본 실시예에 의하면, MOCVD에 의해 형성된 강유전체막(32) 상에 저점도의 재료를 도포하여 매립층(34)을 형성하고, 이어서, 전체 면을 이방성 에칭하여 강유전체막(32) 표면의 볼록부 정상을 제거하고, 이어서, 강유전체막(32) 표면에 잔존하는 매립층(34)을 제거하도록 하였으므로, 강유전체막(32)의 표면 모폴로지를 개선하는 것이 가능하다. 강유전체막(32)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 포트리소그래피에 의해 도전막(36)이나 강유전체막(32)을 패터닝할 때에, 노광 입사광이 여러 방향으로 반사되지 않고, 설계대로 원하는 패턴을 형성할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고, 여러 가지 변형이 가능하다.
예를 들면, 상기 실시예에서는 강유전체막(32)으로서 PZT막을 사용하는 경우를 예로 들어 설명하였지만, 강유전체막(32)은 PZT막에 한정되는 것은 아니며, 다른 모든 강유전체막을 적당하게 사용할 수 있다. 예를 들면, 강유전체막(32)으로서, Pb1-XLaXZrl-YTiYO3막(PLZT막), SrBi2(TaXNb1-X)2O9막, Bi4Ti2O12막 등을 사용하여도 좋다.
또한, 상기 실시예에서는 하부 전극(30)을 Pt막으로 구성하였지만, 하부 전극(30)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되는 것은 아니다. 예를 들면, Ir막, IrO2막, Ru막, RuO2막, SrRuO(스트론튬루테늄옥사이드)막(SRO막), Pd막, 이들 막의 적층막에 의해 하부 전극(30)을 구성하여도 좋다.
또한, 상기 실시예에서는 상부 전극(36)을 IrOX막으로 구성하였지만, 상부 전극(36)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되는 것은 아니다. 예를 들면, Ir막, Ru막, RuO2막, SRO막, Pd막, 이들 막의 적층막에 의해 상부 전극(36)을 구성하여도 좋다.
또한, 상기 실시예에서는 층간 절연막을 구성하는 절연막으로서, 실리콘 산화막을 형성하는 경우를 예로 설명하였지만, 실리콘 산화막 대신에 여러 가지 절연막을 형성할 수 있다.
또한, 상기 실시예에서는 층간 절연막을 구성하는 절연막의 표면을 평탄화하는 방법으로서, CMP법을 사용하는 경우를 예로 설명하였지만, 절연막의 표면을 평탄화하는 방법은 CMP법에 한정되는 것은 아니다. 예를 들면, 에칭에 의해 절연막의 표면을 평탄화하여도 좋다. 에칭 가스로서는, 예를 들면 Ar가스를 사용할 수 있다.
또한, 상기 실시예에서는 1개의 트랜지스터(24) 및 1개의 강유전체 캐패시터(38)를 갖는 1T1C형의 메모리 셀이 형성되어 있는 경우를 예로 들어 설명하였지만, 메모리 셀의 구성은 1T1C형에 한정되는 것은 아니다. 메모리 셀의 구성으로서는 1T1C형 외에, 예를 들면 2개의 트랜지스터 및 2개의 강유전체 캐패시터를 갖는 2T2C형 등의 여러 가지 구성을 사용할 수 있다.
또한, 상기 실시예에서는 플래너형 셀을 갖는 FeRAM 구조의 반도체 장치에 대하여 설명하였지만, 본 발명의 적용 범위는 이것에 한정되는 것은 아니다. 예를 들면, 본 발명은 스택형 셀을 갖고, 게이트 길이가, 예를 들면 0.18㎛로 설정된 FeRAM 구조의 반도체 장치에 대하여도 적용할 수 있다.
본 발명에 의하면, 유기 금속 기상 성장법에 의해 강유전체막을 형성하는 공정과, 강유전체막 표면의 오목부를 메우는 매립층을 형성하는 공정과, 매립층 상에서 에칭함으로써, 강유전체막 표면의 볼록부 정상을 제거하여 강유전체막 표면을 평탄화하는 공정과, 강유전체막 표면에 잔존하는 매립층을 제거하는 공정을 갖도록 했기 때문에, 유기 금속 기상 성장법에 의해 형성된 강유전체막의 표면 모폴로지를 개선할 수 있다.

Claims (10)

  1. 유기 금속 기상 성장법에 의해 강유전체막을 형성하는 공정과,
    상기 강유전체막 표면의 오목부를 메우는 매립층을 형성하는 공정과,
    상기 매립층 상에서 에칭함으로써, 상기 강유전체막 표면의 볼록부 정상을 제거하여 상기 강유전체막 표면을 평탄화하는 공정과,
    상기 강유전체막 표면에 잔존하는 상기 매립층을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 매립층을 형성하는 공정에서는, 상기 강유전체막 표면의 볼록부가 상기 매립층 상에 노출되는 정도의 두께로 상기 매립층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 매립층을 형성하는 공정에서는, 상기 강유전체막 표면의 볼록부가 상기 매립층 내에 메워지는 정도의 두께로 상기 매립층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 매립층을 형성하는 공정에서는, 상기 강유전체막 표면에 매립 재료를 스핀 코트법에 의해 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 매립 재료는 레지스트 재료, 강유전체 재료, 또는 산화 실리콘계 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 강유전체막은 PbZr1-XTiXO3막, Pb1-XLaXZr1-YTiYO3막, SrBi2(TaXNb1-X)2O9막, 또는 Bi4Ti2O12막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 강유전체막 표면을 평탄화하는 공정에서는, 상기 매립층 상에서 이방성 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 강유전체막 표면을 평탄화하는 공정에서는, 상기 매립층 상에서 반응성 이온 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 강유전체막 상에 도전막을 형성하는 공정과,
    상기 도전막 상에 레지스트층을 형성하는 공정과,
    상기 레지스트층을 노광하여 현상함으로써, 패터닝하는 공정과,
    패터닝된 상기 레지스트층을 마스크로 하여 상기 도전막을 에칭함으로써, 패터닝하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 도전막은 IrOX막, Ir막, Ru막, RuO2막, SRO막, Pd막, 또는 이들 막의 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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