KR20040106946A - 강유전체 캐패시터를 갖는 반도체 소자의 제조방법 - Google Patents
강유전체 캐패시터를 갖는 반도체 소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 상부 전극 형성후, 주변 영역상의 강유전체를 선택적으로 제거할 수 있는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 셀 영역 및 주변 영역이 한정된 반도체 기판상에 하부 전극을 포함하고 있는 하부 층간 절연막을 형성한다. 그후, 상기 하부 층간 절연막 상부에 강유전체막을 증착하고, 상기 강유전체막 상부에 상기 하부 전극과 대응하도록 상부 전극을 형성한다. 이어서, 상기 상부 전극 및 강유전체막 상부에 상부 층간 절연막을 형성하고, 상기 주변 영역의 강유전체막이 노출되도록 상부 층간 절연막을 패터닝한다. 다음, 상기 상부 층간 절연막을 마스크로 하여, 노출된 강유전체막을 선택적으로 습식식각한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는,강유전체 캐패시터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자에 있어서, 강유전체(ferroelectric) 박막을 캐패시터의 유전막으로 사용함으로써, DRAM(dynamic random access memory) 소자에서 필요한 리프레쉬 한계를 극복하고, 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어 왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(이하, FeRAM)는 비휘발성 메모리의 일종으로, 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라, 동작 속도도 DRAM에 필적하여, 차세대 기억 소자로 각광받고 있다.
이러한 FeRAM 소자의 유전막으로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT)와 같은 강유전체 박막이 주로 사용되며, 이와같은 강유전체 박막은 상온에서 유전 상수가 수백 내지 수천에 이르며, 두 개의 안정한 잔류 분극 상태를 가지고 있어, 이를 박막화하여 비휘발성 메모리 소자에 응용한다.
상기한 강유전체 캐패시터는 먼저, 하지층 상부에 각 노드별로 하부 전극을 형성한다음, 하부 전극 사이에 층간 절연막을 매립한다. 그후, 하부 전극과 층간 절연막 상부에 강유전체를 증착하고, 그 상부에 하부 전극과 대응되도록 상부 전극을 형성한다.
이때, 강유전체는 상,하부 전극 사이뿐만 아니라, 셀 영역 및 주변 영역의 층간 절연막 상부에도 존재하게 되며, 특히 주변 영역에 잔류하는 강유전체는 상부전극을 형성한 후, 통상 건식 식각법에 의하여 별도로 제거하고 있다.
그러나, 주변 영역에 잔류하는 강유전체를 제거하는 과정에서, 강유전체와 건식 식각의 반응으로 인한 폴리머가 발생될 수 있고, 펜스(fence)등이 발생되어 디펙트를 유발할 수 있다. 이로 인하여, 후속의 상부 전극을 덮는 층간 절연막을 증착하는데 어려움이 있다.
또한, 상기한 강유전체는 알려진 바와 같이 건식 식각시 층간 절연막을 구성하는 실리콘 산화막과 식각 선택비 차이가 적기 때문에, 층간 절연막이 일부 유실될 수 있다. 이로 인하여 층간 절연막 하부에 존재하는 비트 라인이 일부 노출될 수 있으며, 후속의 열공정시 노출된 비트 라인이 산화될 수 있다.
따라서, 본 발명의 목적은 상부 전극 형성 후, 주변 영역상의 강유전체를 선택적으로 제거할 수 있는 강유전체 캐패시터를 갖는 반도체 소자 및 그 제조방법을 제공하는 것이다.
도 1 내지 도 4는 본 발명에 따른 강유전체를 갖는 반도체 소자를 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 105: 콘택 플러그
110 : 제1 층간 절연막 115 : 하부 전극
120 : 제2 층간 절연막 125 : 강유전체
130 : 상부 전극 135 : 금속 산화막
140 : CVD 산화막 141 : 금속 배선
145 : 포토레지스트 패턴
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 셀 영역 및 주변 영역이 한정된 반도체 기판상에 하부 전극을 포함하고 있는 하부 층간 절연막을 형성한다. 그후, 상기 하부 층간 절연막 상부에 강유전체막을 증착하고, 상기 강유전체막 상부에 상기 하부 전극과 대응하도록 상부 전극을 형성한다. 이어서, 상기 상부전극 및 강유전체막 상부에 상부 층간 절연막을 형성하고, 상기 주변 영역의 강유전체막이 노출되도록 상부 층간 절연막을 패터닝한다. 다음, 상기 상부 층간 절연막을 마스크로 하여, 노출된 강유전체막을 선택적으로 습식식각한다.
상부 층간 절연막은 PSG 또는 USG막과 같은 CVD 산화막중 어느 하나 또는 Al2O3, Ta2O5, HfO2, TiO2또는 La2O3와 같은 금속 산화막중 어느 하나로 형성될 수 있다. 또한, 상기 상부 층간 절연막은 금속 산화막 및 CVD 산화막의 적층막일 수 있다.
상기 상부 층간 절연막을 패터닝하는 단계는, 상기 상부 층간 절연막을 HF를 포함하는 식각액으로 습식 식각함이 바람직하다.
상기 강유전체막은 상기 상,하부 층간 절연막과 식각 선택비가 우수한 H2O2, H2SO4, NH4, 또는 HCl 중 어느 하나를 포함하는 식각액으로 식각함이 바람직하다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 도 1 내지 도 4는 본 발명에 따른 강유전체를 갖는 반도체 소자를 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 다수의 트랜지스터(도시되지 않음) 및 비트 라인(도시되지 않음)이 형성된 반도체 기판(100) 상부에 제1 층간 절연막(105)을 증착한다. 이때, 반도체 기판(100)은 셀 영역(A) 및 주변 영역(B)이 한정되어 있다. 그후, 제1 층간 절연막(105)의 소정 부분에 콘택 플러그(110)를 공지의 방식으로 형성한다. 콘택플러그(110)는 트랜지스터의 소오스 영역(도시되지 않음)과 전기적으로 연결되도록 형성된다.
콘택 플러그(110)를 갖는 제1 층간 절연막(105) 상부에, 콘택 플러그(110)와 전기적으로 콘택되는 하부 전극(115)을 포함하는 제2 층간 절연막(120)을 형성한다.
여기서, 하부 전극(115)을 포함하는 제2 층간 절연막(120)은 다음과 같은 방법에 의하여 형성될 수 있다.
먼저, 제1 층간 절연막(105) 상부에 하부 전극용 도전층을 증착하고, 각각의 콘택 플러그(110)와 콘택되도록 도전층을 식각하여, 하부 전극(115)을 형성한다. 여기서, 하부 전극(115)은 루테늄(Ru), 백금(Pt) 및 이리듐(Ir)과 같은 귀금속막 또는 이들의 산화막으로 형성될 수 있다. 그후, 하부 전극(115) 사이의 공간이 매립되도록 제2 층간 절연막(120)을 증착한다음, 하부 전극(115)이 노출되도록 CMP(chemical mechanical polishing)한다.
이러한 방법에 의하여 형성된 하부 전극(115) 및 제2 층간 절연막(120) 상부에 강유전체막(125)을 증착한다. 강유전체막(125)은 SBT막 또는 PZT막등이 이용될 수 있다. 강유전체막(125) 상부에 상부 전극용 도전층, 예를 들어 귀금속막 또는 귀금속 산화막을 소정 두께로 증착한다음, 하부 전극(115)과 대응하도록 상부 전극용 도전층을 패터닝하여, 상부 전극(130)을 형성한다. 상부 전극(130)을 형성하기 위한 패터닝 공정시, 강유전체막(125)이 일부 과도 식각될 수 있다.
다음, 도 2에 도시된 바와 같이, 상부 전극(130)이 형성된 반도체 기판(100)결과물 상부에 제3 층간 절연막(142)을 증착한다. 제3 층간 절연막(142)은 상기 강유전체와 습식 및/또는 건식 식각 선택비가 상이한 산화막, 예를 들어 PSG(phosphorus silicate glass) 또는 USG(undoping silicate glass)와 같은 CVD(chemical vapor deposition) 산화막으로 형성되거나, 또는 Al2O3, Ta2O5, HfO2, TiO2또는 La2O3와 같은 금속 산화막이 단일로 이용될 수 있다. 또한, 제3 층간 절연막(142)은 금속 산화막(135) 및 CVD 산화막(140)의 적층막으로 형성될 수 있다. 이때, 제3 층간 절연막(142)이 금속 산화막(135) 및 CVD 산화막(140)의 적층막으로 증착할 경우, 금속 산화막(135) 및 CVD 산화막(140)을 합한 두께가 정하여진 제3 층간 절연막(142)의 두께가 되도록 형성한다. 본 실시예에서는 예를 들어, 금속 산화막(135) 및 CVD 산화막(140)이 적층된 형태의 제3 층간 절연막을 채택하였다.
또한, 제3 층간 절연막(142)을 증착하기 전에, 결과물 표면을 350 내지 800℃ 범위에서 열처리를 실시할 수 있다.
그후, 반도체 기판(100) 결과물 상부에 주변 영역(B)이 노출되도록 공지의 방법에 의하여 포토레지스트 패턴(145)을 형성한다.
그후, 도 3에 도시된 바와 같이, 포토레지스트 패턴(145)을 마스크로 하여, 노출된 주변 주변 영역(B)의 제3 층간 절연막(142)을 식각한다. 이때, 제3 층간 절연막(142)은 건식 또는 습식 식각 방식으로 제거될 수 있으며, 습식 식각이 이용되는 경우, HF 포함하는 식각액을 사용할 수 있다. 그후, 포토레지스트 패턴(145)을 제거한다.
그러면, 셀 영역(A)은 제3 층간 절연막(142)에 의해 덮혀있게 되고, 주변 영역(B)에는 강유전체막(125)이 노출된다. 그후, 노출된 강유전체막(125)만을 습식 식각법에 의하여 선택적으로 제거한다. 이때, 습식 식각액으로는 H2O2, H2SO4, NH4, 또는 HCl 중 어느 하나를 포함하는 식각액이 이용될 수 있으며, 이러한 식각액은 산화막 성분을 포함하는 제3 층간 절연막(142) 및 제2 층간 절연막(120)과 높은 식각 선택비를 가지므로, 제3 및 제2 층간 절연막(142,120)의 제거 없이 강유전체막(125)만이 선택적으로 제거된다. 이에따라, 주변 영역(B)의 제2 층간 절연막(142)의 유실을 방지할 수 있다.
이어서, 사진식각 공정을 통해 제3 층간 절연막(142)을 선택적으로 식각하여 상부 전극(130)을 노출시키는 비아홀을 형성한 다음, 구리 또는 알루미늄 등을 이용하여 상부 전극(130)과 전기적으로 콘택된 금속 배선(141)을 형성한다.
도 4는 다수의 금속 배선(141)이 형성된 공정 단면을 나타낸다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 상부 전극을 형성한다음, 주변 영역의 강유전체막이 노출되게끔 셀 영역의 상부 전극 상에 층간 절연막을 형성하고, 노출된 강유전체막을 습식 식각한다.
상기 층간 절연막과 식각 선택비가 우수한 식각액으로 강유전체막을 식각하므로써, 상부 전극 상부 및 하부의 층간 절연막의 유실을 방지할 수 있으며, 습식식각에 의하여 강유전체막을 제거하므로, 식각 폴리머등이 발생되지 않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (7)
- 셀 영역 및 주변 영역이 한정된 반도체 기판상에 하부 전극을 포함하고 있는 하부 층간 절연막을 형성하는 단계;상기 하부 층간 절연막 상부에 강유전체막을 증착하는 단계;상기 강유전체막 상부에 상기 하부 전극과 대응하도록 상부 전극을 형성하는 단계;상기 상부 전극 및 강유전체막 상부에 상부 층간 절연막을 형성하는 단계;상기 주변 영역의 강유전체막이 노출되도록 상부 층간 절연막을 패터닝하는 단계; 및상기 상부 층간 절연막을 마스크로 하여, 노출된 강유전체막을 습식식각하는 단계를 포함하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상부 층간 절연막은 PSG 또는 USG막과 같은 CVD 산화막중 어느 하나인 것을 특징으로 하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 상부 층간 절연막은 Al2O3, Ta2O5, HfO2, TiO2또는 La2O3와 같은 금속 산화막중 어느 하나인 것을 특징으로 하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 상부 층간 절연막은 금속 산화막 및 CVD 산화막의 적층막인 것을 특징으로 하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 상부 층간 절연막을 패터닝하는 단계는, 상기 상부 층간 절연막을 습식 식각하는 것을 특징으로 하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 상부 층간 절연막은 HF를 포함하는 용액으로 식각하는 것을 특징으로 하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 강유전체막은 H2O2, H2SO4, NH4, 또는 HCl 중 어느 하나를 포함하는 식각액으로 식각하는 것을 특징으로 하는 강유전체 캐패시터를 갖는 반도체 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |