KR19990057905A - 강유전체 메모리 장치 제조 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 장치 제조 분야
2. 발명이 해결하고자 하는 기술적 과제
강유전체 캐패시터를 메모리 소자로 이용하는 반도체 장치의 셀 플레이트와 연결되는 홀 형성에 있어서 강유전체 특성 저하를 방지하고 공정이 비교적 간단한 강유전체 메모리 장치 제조 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
셀 플레이트에 연결되는 홀 형성을 위한 층간절연막 식각시 층간절연막의 일부만을 식각하여 셀플레이트 상에 형성된 강유전체막을 노출시킨 후, 강유전체막만을 선택적으로 제거할 수 있는 식각 용액을 사용한 습식식각을 실시하여 별도의 마스크 공정의 추가 및 강유전체 특성 저하없이 강유전체 메모리 장치를 제조한다.
4. 발명의 중요한 용도
강유전체 메모리 장치에 이용됨
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 강유전체 캐패시터(ferroelectric capacitor)를 메모리 장치로 이용하는 강유전체 메모리 장치의 셀 플레이트(cell plate)에 연결되는 홀(hole) 형성 방법에 관한 것이다.
도1a 내지 도1e는 종래 기술에 따른 강유전체 메모리 장치 제조 공정 단면도로서, 셀(cell) 영역(a1)과 셀 블록 경계(cell block boundary, a2) 영역을 함께 도시한 것이다.
도1a 내지 도1e를 참조하여 종래 기술에 따른 강유전체 메모리 장치 제조 공정의 문제점을 살펴본다.
종래의 강유전체 메모리 장치 제조 공정은 먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 소자분리막(11), 게이트 절연막(12), 게이트 전극(13), 스페이서 산화막(14) 등으로 이루어지는 소정의 하부층을 형성한 후, BPSG(Borophosphosilicate Glass) 등의 산화막으로 제1 층간절연막(15)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 제1 층간절연막(15) 상에 강유전체 캐패시터를 형성하기 위하여 Ti막(16) 및 Pt막(17)을 차례로 적층하고, Pt막(17) 상에 SrBi2Ta2O9또는PZT(lead zirconate titanate)등으로 강유전체막(18)을 형성한 후, Pt막(19) 및 Ti막(20)을 차례로 형성한다.
다음으로, 도1c에 도시한 바와 같이 셀 영역(a1)에 캐패시터의 상부전극 형성 마스크(도시하지 않음)를 형성하고 이를 식각마스크로 Ti막(20) 및 Pt막(19)을 차례로 식각한다. 상기 셀 영역(a1)의 상부전극 형성을 위한 식각 공정에서 셀 블록 경계(a2)에 형성되었던 Pt막(19) 및 Ti막(20)이 모두 제거된다.
다음으로, 도1d에 도시한 바와 같이 하부전극(셀 플레이트)을 형성하기 위한 식각마스크(도시하지 않음)를 형성하고, 강유전체막(18) 및 Pt막(17)과 Ti막(16)을 차례로 식각한다.
다음으로, 도1e에 도시한 바와 같이 반도체 기판(10) 상부에 PSG(phosphosilicate Glass) 등의 산화막으로 제2 층간절연막(21)을 형성하고, 금속 배선을 위해 제1 및 제2 층간절연막(15, 21)을 선택적으로 식각하여 셀 영역(a1) 및 셀 블록 경계(a2)에 홀을 형성한다. 이때, 셀 블록 경계(a2)의 셀 플레이트(Ps)와 연결되는 홀(Cs)을 형성하기 위해서는 강유전체막(18)을 식각하여야 하는데, 강유전체막은 산화막과 식각 성질이 다르기 때문에 제2 층간절연막(21) 형성 이전 또는 이후에 별도의 강유전체막(18) 식각 공정이 추가되어야 한다.
상기와 같이 이루어지는 종래의 강유전체 메모리 장치 제조 공정에서는, 강유전체 캐패시터 형성 후 셀 플레이트를 회로에 연결하기 위한 금속 배선 형성시 산화막과 식각 성질이 다른 강유전체막을 식각하여야만 한다. 따라서, 강유전체 캐패시터 형성후 셀 플레이트 콘택 부위의 강유전체막을 제거하기 위한 별도의 마스크가 필요하므로 공정이 복잡하며 제조원가가 상승하는 단점이 있다.
상기와 같은 문제를 해결하기 위한 종래 기술은 도2에 도시한 바와 같이 셀 영역에 캐패시터의 상부 전극 형성을 위한 식각 공정시 상부전극을 이루는 Ti막(20) 및 Pt막(19)과 같이 강유전체막(18)을 식각하여 셀 블록 경계(a2) 강유전체막(18)을 제거한다. 이와 같은 종래 방법은 셀 블록 경계(a2)의 셀 플레이트(Ps)와 연결되는 홀(Cs)을 형성하기 위한 별도의 강유전체막(18) 식각 공정이 필요하지 않다. 그러나, 일반적으로 상부전극을 이온 밀링(ion milling)의 방법으로 식각하는데, 이때 식각 특성이 민감한 강유전체 물질을 상부전극과 동시에 식각하면 강유전체 특성이 저하되는 단점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 강유전체 특성 저하를 방지하고 비교적 공정을 간단히 할 수 있는 강유전체 메모리 장치 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래기술에 따른 강유전체 메모리 장치 제조 공정 단면도.
도2는 종래 기술에 따른 강유전체 메모리 장치 제조 공정 단면도.
도3a 내지 도3c는 본 발명의 일실시예에 따른 강유전체 메모리 장치 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30: 반도체 기판 31: 소자분리막
32: 게이트 절연막 33: 게이트 전극
34: 스페이서 산화막 35: 소오스 및 드레인
36, 42: 층간절연막 37, 41: Ti막
38, 40: Pt막 39, 39＇:강유전체막
43: 스토리지 노드 콘택홀 44: 셀 플레이트 연결 홀
45: 워드라인 연결 홀 46: 소오스/드레인 콘택홀
상기와 같은 목적을 이루기 위한 본 발명은 강유전체 메모리 장치 제조 방법에 있어서, 소정의 하부층 상부에 형성된 제1 층간절연막이 노출된 영역과 전도막 상에 형성된 강유전체막이 노출된 영역으로 나뉘어진 반도체 기판 상에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막을 선택적으로 식각하여 전기적 연결을 위한 다수의 홀의 일부를 형성하되, 상기 강유전체막의 일부를 노출하는 단계; 상기 강유전체막에 대한 선택비가 높은 식각 용액으로 상기 노출된 강유전체막을 제거하여 그 하부의 전도막을 노출하는 단계; 및 상기 제1 층간절연막을 선택적으로 식각하여 상기 다수의 홀을 완전하게 형성하는 단계를 포함하여 이루어진다.
또한, 강유전체 메모리 장치 제조 방법에 있어서, 셀 영역 및 셀 블록 경계로 나뉘어지는 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막 상에 캐패시터의 하부전극을 이루는 제1 전도막, 강유전체막 및 캐패시터의 상부전극을 이루는 제2 전도막을 형성하는 단계; 상기 제2 전도막을 선택적으로 식각하여 캐패시터의 상부전극을 형성하며 상기 셀 블록 경계에 형성된 제2 전도막을 제거하는 단계; 셀 영역 및 셀 블록 경계에 제2 층간절연막을 형성하고, 선택적으로 식각하여 셀 블록 경계 상에 형성된 강유전체막의 일부를 노출하는 연결홀 및 셀 영역에 전도적 연결을 위한 다수 홀의 일부를 형성하는 단계; 상기 강유전체막에 대한 선택비가 높은 식각용액으로 상기 셀 블록 경계의 노출된 강유전체막을 제거하여 상기 강유전체막 하부의 제1 전도막을 노출하는 단계; 및 상기 제1 층간절연막을 선택적으로 식각하여 상기 셀 영역의 다수의 홀을 완성하는 단계를 포함하여 이루어진다.
도3a 내지 도3c는 본 발명의 일실시예에 따른 강유전체 메모리 장치 제조 공정 단면도로서, 도3a 내지 도3c의 <A>는 셀 영역을 도시한 단면도이고, <B>는 <A>의 a-a 선을 따른 단면도이며, <C>는 셀 블록 경계의 단면도이다.
본 발명의 일실시예에 따른 강유전체 메모리 장치 제조 공정은 먼저, 도3a에 도시한 바와 같이, 반도체 기판(30) 상에 소자분리막(31), 게이트 절연막(32), 게이트 전극(33), 스페이서 산화막(34) 및 소오스와 드레인(35) 등으로 이루어지는 소정의 하부층을 형성한 후, BPSG 등의 산화막으로 제1 층간절연막(36)을 형성한다.
다음으로, 제1 층간절연막(36) 상에 캐패시터의 하부전극을 이루는 Ti막(37) 및 Pt막(38)을 차례로 적층하고, Pt막(38) 상에 SrBi2Ta2O9또는PZT(lead zirconate titanate) 등으로 강유전체막(39)을 형성한 후, 캐패시터의 상부전극을 이루는 Pt막(40) 및 Ti막(41)을 차례로 형성한다. 이어서, 캐패시터의 상부전극 형성 마스크(도시하지 않음)를 식각마스크로 Ti막(41) 및 Pt막(40)을 차례로 식각하여 상부전극을 형성한다. 상기 셀 영역의 상부전극 형성을 위한 식각 공정에서 도5a에 도시한 바와 같이 셀 블록 경계에 형성되었던 Pt막(40) 및 Ti막(41)이 모두 제거된다.
다음으로, 제2 층간절연막(42)을 형성하고, 선택적으로 식각하여 셀 블록 경계의 셀 플레이트(Ps) 상에 형성된 강유전체막(39')의 일부가 노출되도록 하고, 소정의 영역에 스토리지 노드 콘택홀(storage node contact hole, 43), 셀 플레이트(cell plate) 연결 홀(44), 워드라인(word line) 연결 홀(45), 소오스와 드레인 콘택홀(46)의 일부를 각각 형성한다.
다음으로, 도3b의 <C>에 도시한 바와 같이 셀 플레이트(cell plate) 연결 홀(44) 형성으로 노출된 셀 플레이트(Ps) 상부의 강유전체막(39')을 묽은 염산(HCl) 또는 묽은 질산(HNO3) 용액을 사용한 습식식각으로 제거한다. 이때, 층간절연막(42) 식각 과정에서 형성된 스토리지 노드 콘택홀(43)로 노출되는 Pt막(40) 또는 Ti막(41) 그리고, 산화막으로 이루어지는 제2 및 제1 층간절연막(42, 36)은 상기 습식 용액에 식각되지 않는다. 따라서, 상기 강유전체막(39')의 과도 식각(over etching) 일어나도 그 하부의 Pt막 또한 식각으로 손상되지 않는다. 상기 습식 용액의 농도는 x:H20 = 1:5 내지 1:20 이며, 여기서 x는 진한 질산 또는 진한 염산을 나타낸다.
다음으로, 도3c에 도시한 바와 같이 제1 층간절연막(36)을 선택적으로 식각하여 스토리지 노드 콘택홀(storage node contact hole, 43), 셀 플레이트(cell plate) 연결 홀(44), 워드라인(word line) 연결 홀(45), 소오스와 드레인 콘택홀(46)을 각각 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 강유전체 메모리 장치의 셀 플레이트 상에 형성된 강유전체를 별도의 마스크 공정 없이 제거하여 공정을 비교적 단순화시킬 수 있으며, 강유전체 특성 저하를 방지할 수 있다.
Claims (8)
- 소정의 하부층 상부에 형성된 제1 층간절연막이 노출된 영역과 전도막 상에 형성된 강유전체막이 노출된 영역으로 나뉘어진 반도체 기판 상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막을 선택적으로 식각하여 전기적 연결을 위한 다수의 홀의 일부를 형성하되, 상기 강유전체막의 일부를 노출하는 단계;상기 강유전체막에 대한 선택비가 높은 식각 용액으로 상기 노출된 강유전체막을 제거하여 그 하부의 전도막을 노출하는 단계; 및상기 제1 층간절연막을 선택적으로 식각하여 상기 다수의 홀을 완전하게 형성하는 단계를 포함하여 이루어지는 강유전체 메모리 장치 제조 방법.
- 셀 영역 및 셀 블록 경계로 나뉘어지는 반도체 기판 상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막 상에 캐패시터의 하부전극을 이루는 제1 전도막, 강유전체막 및 캐패시터의 상부전극을 이루는 제2 전도막을 형성하는 단계;상기 제2 전도막을 선택적으로 식각하여 캐패시터의 상부전극을 형성하며 상기 셀 블록 경계에 형성된 제2 전도막을 제거하는 단계;셀 영역 및 셀 블록 경계에 제2 층간절연막을 형성하고, 선택적으로 식각하여 셀 블록 경계 상에 형성된 강유전체막의 일부를 노출하는 연결홀 및 셀 영역에 전도적 연결을 위한 다수 홀의 일부를 형성하는 단계;상기 강유전체막에 대한 선택비가 높은 식각용액으로 상기 셀 블록 경계의 노출된 강유전체막을 제거하여 상기 강유전체막 하부의 제1 전도막을 노출하는 단계; 및상기 제1 층간절연막을 선택적으로 식각하여 상기 셀 영역의 다수의 홀을 완성하는 단계를 포함하여 이루어지는 강유전체 메모리 장치 제조 방법.
- 제 2 항에 있어서,상기 강유전체막을 SrBi2Ta2O9또는PZT 중의 어느 하나로 형성하는 강유전체 메모리 장치 제조 방법.
- 제 2 항에 있어서,상기 제1 전도막 및 제2 전도막은 각각 차례로 적층된 Ti막 및 Pt막인 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,셀 영역에 전도적 연결을 위한 다수 홀은 소오스 및 드레인 콘택홀, 스토리지 노드 콘택홀 및 워드라인 연결 홀을 포함하는 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제 3 항에 있어서,상기 제1 전도막은 셀 플레이트를 이루는 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 강유전체막에 대한 선택비가 높은 식각용액은 묽은 염산 또는 묽은 질산 용액 중 어느 하나를 사용하는 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
- 제 7 항에 있어서,상기 식각용액은 진한 염산 또는 진한 질산과 물의 비가 각각 1:5 내지 1:20으로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치 제조 방법.
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