KR970063746A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

접촉 및 스택 패턴 사이의 세팅이 변화할 때, 심지어 스택 패턴의 크기가 변화할 때에도 스택이 분리되지 않는 반도체 장치와 그 제조 방법이 제공된다.
접촉 구멍이 삽입층 절연 필름에서 오픈된 후, 저장 전극을 구성하는 폴리실리콘 필름(23) 및 코어를 구성하는 BPSG 필름이 차례로 형성된다. 그 다음에 BPSG 필름과 폴리실리콘 필름(23)을 패터닝함으로서 스택 패턴이 형성되고, 폴리실리콘 필름(27)이 상기 스택 패턴의 측벽에 형성된다. 다음에 제2절연 필름의 상위 표면이 상기 트택 패턴의 상위 표면보다 더 높은 위치에 위치되도록 실리콘 기판의 전체 표면상에 형성되고, BPSG필름(28)은 상기 코어의 BPSG 필름의 상위 표면이 노출될 때까지 에칭되어 제거된다. 그 다음에, BPSG 필름(28)은 코어의 BPSG 필름이 완전히 제거될 때까지 에칭된다.

Description

반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2(a)도 내지 제2(h)도는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 단계적으로 나타낸 공정 흐름도.

Claims (14)

  1. 저장 전극, 유전체 필름 및 상위 전극이 삽입층 절연 필름에 축적되는 커패시터를 가지는 반도체 장치에 있어서, 삽입층 절연 필름상의 저장 전극 주위에 형성되는 절연 필름과, 상기 저장 전극의 최상부보다 더 낮은 위치에 위치되고 동시에 상기 저장 전극의 하위 표면보다 더 높은 위치에 위치된 절연 필름의 상위 표면을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 삽입층 절연 필름과 상기 절연 필름은 실리콘 니트라이드 필름, 실리콘 옥사이드 필름 및 BPSG 필름 중 어느 한 필름인 것을 특징으로 하는 반도체 장치.
  3. 삽입층 절연 필름상에 축적된 커패시터를 가지며, 상기 저장 전극 내에 실린더 구조를 가지는 반도체 장치 제조 방법에 있어서, a) 도전층을 가지는 반도체 기판상에 삽입층 절연 필름을 형성하고 상기 삽입층 절연 필름에서 도전층에 이르는 접촉 구멍을 오픈하는 단계와, b) 반도체 기판의 전체 표면상에 상기 삽입층 절연 필름과 상기 접촉 구멍의 내부를 넘어 연장되는 제1도전 필름을 형성하고, c) 상기 기판의 전체 표면상에 제1절연 필름을 형성하는 단계와, d)제1절연 필름과 상기 제1도전 필름이 저장 전극 형성 영역에 남아있도록 제1절연 필름과 제1도전 필름을 패터닝하는 단계와, e) 패턴된 상기 제1절연 필름과 상기 제1도전 필름의 측벽에 저장 전극의 외부 원주부를 구성하는 제2도전 필름을 형성하는 단계와, f) 제2절연 필름의 상위 표면이 상기 제1절연 필름의 상위 표면보다 더 높게 기판의 전체 표면상에 제2절연 필름을 형성하는 단계와, g) 상기제1절연 필름의 상위 표면이 노출될 때까지 상기 제2절연 필름을 제거하는 단계와, h) 상기 제1절연 필름이 제거될 때까지 고정선도의 에칭 상태하에서 상기 제1절연 필름과 상기 제2절연 필름을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 삽입층 절연 필름상에 축적된 커패시터를 가지며, 저장 전극 내에 실린더 구조를 가지는 반도체 장치 제조 방법에 있어서, a) 도전층을 가지는 반도체 기판상에 삽입층 절연 필름을 형성하고 상기 삽입층 절연 필름에 상기 도전층에 이르는 접촉 구멍을 오픈하는 단계와, b′) 상기 접촉 구멍내에 제1도전 필름을 선택적으로 형성하는 단계와, b″) 상기 반도체 기판의 전체 표면상에 저장 전극을 구성하는 제2저장 전극을 구성하는 제2도전 필름을 형성하는 단계와, c) 상기 기판의 전체 표면상에 제1절연 필름을 형성하는 단계와, d′) 제1절연 필름과 상기 제1도전 필름이 저장 전극 형성 영역에 남아있도록 제1절연 필름과 제1도전 필름을 패터닝하는 단계와. e′) 패턴된 상기 제1절연 필름과 상기 제2도전 필름의 측벽에 저장 전극의 외부 원주부를 구성하는 제3도전 필름을 형성하는 단계와, f) 상기 제2절연 필름의 상위 표면이 상기 제1절연 필름의 상위 표면보다 더 높은 위치에 위치하도록 반도체 기판의 전체 표면상에 제2절연 필름을 형성하는 단계와, g) 상기 제1절연 필름의 상위 표면이 노출될 때까지 상기 제2절연 필름을 제거하는 단계와, h) 상기 제1절연 필름이 제거될 때가지 고정선도 에칭 상태하에서 상기 제1절연 필름과 상기 제2절연 필름을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 삽입층 절연 필름상에 축적된 커패시터를 가지며, 상기 저장 전극 내에 실린더 구조를 가지는 반도체 장치 제조 방법에 있어서, a′) 도전층을 가지는 반도체 장치상에 삽입층 절연 필름을 형성하고 상기 삽입층 절연 필름상에 스토퍼 절연 필름을 형성하는 단계와, a″)상기 스토퍼 절연 필름과 상기 삽입층 절연 필름에 상기 도전층에 이르는 접촉 구멍을 오픈하는 단계와, b″) 반도체 기판의 전체 표면에 상기 스토퍼 절연 필름과 상기 접촉 구멍의 내부를 넘어서 연장되는 저장 전극을 구성하는 제1도전 필름을 형성하는 단계와, c) 상기 기판의 전체 표면상에 제1절연 필름을 형성하는 단계와, d) 제1절연 필름과 상기 제1도전 필름이 저장 전극 형성 영역에 남아있도록 제1절연 필름과 제1도전 필름을 패터닝하는 단계와, e) 패턴된 상기 제1절연 필름과 상기 제1도전 필름의 측벽에 저장 전극의 외부 원주부를 구성하는 제2도전 필름을 형성하는 단계와, f) 제2절연 필름의 상위 표면이 상기 제1절연 필름의 상위 표면보다 더 높은 위치에 위치하도록 제2절연 필름을 형성하는 단계와, g) 상기 제1절연 필름의 상위 표면이 노출될 때까지 상기 제2절연 필름을 제거하는 단계와, h) 상기 제1절연 필름의 상위 표면이 노출될 때까지 고정선도 에칭 상태하에서 상기 제1절연 필름과 상기 제2절연 필름을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제3항에 있어서, 상기 에칭 단계에서, 상기 제1절연 필름과 상기 제2절연 필름의 에칭률이 같은 상태에서, 또는 제1절연 필름의 에칭률이 제2절연 필름의 에칭률보다 더 큰 상태에서, 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제3항에 있어서, 상기 제2절연 필름은 상기 제1절연 필름의 상위 표면이 노출될 때까지 상기 제2절연 필름을 제거하는 단계에서 에칭 또는 화학 기계적인 폴리싱에 의해 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제3항에 있어서, 상기 제1절연 필름이 노출될 때까지 제2절연 필름을 제거하는 단계에서 상기 셀 메모리 영역내의 제2절연 필름만 선택적으로 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제4항에 있어서, 상기 에칭 단계에서, 상기 제1절연 필름과 상기 제2절연 필름의 에칭률이 같은 상태에서, 또는 제1절연 필름이 에칭률이 제2절연 필름의 에칭률보다 더 큰 상태에서, 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제4항에 있어서, 상기 제2절연 필름은 상기 제1절연 필름의 상위 표면이 노출될 때까지 상기 제2절연 필름을 제거하는 단계에서 에칭 또는 화학 기계적인 폴리싱에 의해 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제4항에 있어서, 상기 제1절연 필름이 노출될 때까지 제2절연 필름을 제거하는 단계에서 상기 셀 메모리 영역내의 제2절연 필름만 선택적으로 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제5항에 있어서, 상기 에칭 단계에서, 상기 제1절연 필름과 상기 제2절연 필름의 에칭률이 같은 상태에서, 또는 제1절연 필름의 에칭률이 제2절연 필름의 에칭률보다 더 큰 상태에서, 에칭되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제5항에 있어서, 상기 제2절연 필름은 상기 제1절연 필름의 상위 표면이 노출될 때까지 상기 제2절연 필름을 제거하는 단계에서 에칭 또는 화학 기계적인 폴리싱에 의해 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제5항에 있어서, 상기 제1절연 필름이 노출될 때까지 제2절연 필름을 제거하는 단계에서 상기 셀 메모리 영역내의 제2절연 필름만 선택적으로 제거되는 것을 특징으로 하는 반도체 장치 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297960A (ja) * 1998-04-16 1999-10-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10335600A (ja) * 1997-06-05 1998-12-18 Nec Corp 半導体装置の製造方法
JP3856544B2 (ja) 1997-10-29 2006-12-13 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5981336A (en) * 1997-12-29 1999-11-09 Powerchip Semiconductor Corp. Process for forming double-layer crown capacitor
KR20000003433A (ko) * 1998-06-29 2000-01-15 김영환 반도체소자의 커패시터 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009998B1 (ko) * 1992-06-08 1996-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
JPH0629463A (ja) * 1992-07-10 1994-02-04 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP2555965B2 (ja) * 1993-12-13 1996-11-20 日本電気株式会社 半導体装置の製造方法
US5488011A (en) * 1994-11-08 1996-01-30 Micron Technology, Inc. Method of forming contact areas between vertical conductors

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