KR950010070A - 반도체 기억장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 기억장치 및 그제조방법에 관한 것으로, 모스펫의 활성영역과 접속되는 제1전하보존 전극 폴리실리콘과 마스크 폴리실리콘은 판형태로 접속되고, 마스크 폴리실리콘은 제1전하보존 전극보다 희생 스페이서 산화막의 두께만큼 넓게 형성되어 측벽의 둘레를 따라서 스페이서 형태의 제4전하보존 전극 폴리실리콘이 원통 모양으로 접속되고, 이 원통 안쪽에는 제2 및 제3전하보존 전극 폴리실리콘과 작은 기둥 모양의 제4전하보존 전극 폴리실리콘이 핀(Fin)형태로 제1전하보존 전극 폴리실리콘과 접속되며, 제3전하보존 전극 폴리실리콘은

Description

반도체 기억장치 및 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도 내지 제2E도는 본 발명의 반도체 기억장치의 제조단면도.

Claims (4)

1. P-웰(또는 N-웰)이 형성된 반도체 기판 상부에 LDD(Lightly Doped Drain)구조의 활성영역을 갖는 모스펫을 구비하는 제1단계와, 상기 모스펫 상부에 일정 두께의 절연 산화막을 증착하고 전면 식각으로 평탄화 공정을 실시한 다음, 그 상부에 표면에 일정 두께의 장벽 실리콘 질화막과 마스크 폴리실리콘을 차례로 증착하고, 콘택홀 마스크를 이용하여 마스크 폴리실리콘만을 선택식각한 다음, 상부 표면에 폴리실리콘을 증착하고 이를 비등방성 식각하여 스페이서 폴리실리콘을 형성하고, 상기 마스크 폴리실리콘과 스페이서 폴리실리콘을 마스크로 하여 실리콘 질화막과 절연 산화막을 연속적으로 선택식각함으로써 모스펫의 활성영역에 콘택홀을 형성하고, 상기 콘택홀과 상부 표면에 일정 두께의 제1전하보존 전극 폴리실리콘을 증착하는 제2단계와, 상기 제1전하보존 전극 폴리실리콘 상부에 일정 두께의 희생 산화막과 불순물이 주입된 제2전하보존 전극 폴리실리콘을 차례로 증착하고 그 상부에 감광막을 도포한 다음, 상기 제2단계의 공정에서 사용한 콘택홀 마스크를 이용하여 제1감광막 패턴을 형성하는 제3단계와 상기 제1감광막 패턴을 마스크로 하여 제2전하보존 전극 폴리실리콘과 희생 산화막을 연속적으로 선택식각하고 상기 제1감광막 패턴을 제거한 다음, 상부 표면을 따라 상기 마스크 폴리실리콘의 두께 정도로 제3전하보존 전극 폴리실리콘을 증착하고, 그 상부에 감광막을 도포한 후에 전하보존 전극 마스크를 이용하여 제2감광막 패턴을 형성한 다음, 상기 제2감광막 패턴을 마스크로 하여 상기 제3전하보존 전극 폴리실리콘과 제2전하보존 전극 폴리실리콘과 희생 산화막과 제1전하보존 전극 폴리실리콘을 차례로 선택식각하는 제4단계와, 상기 제2감광막 패턴을 제거한 후에, 그 상부에 산화막을 증착하고 이를 전면식각해 희생 스페이서 산화막을 형성한 다음, 마스크 폴리실리콘의 두께 만큼을 목표로 하여 제3전하보존 전극 폴리실리콘과 마스크 폴리실리콘의 노출된 부분을 전면식각하는 제5단계와, 전체 상부 표면을 따라 분순물이 주입된 제4전하보존 전극 폴리실리콘을 증착하고 이를 비등방성으로 식각한 다음, 장벽 실리콘 질화막을 마스크로 하여 희생 스페이서 산화막과 희생 산화막을 습식식각해 최종적인 전하보존 전극을 형성하고, 이러한 결과로 인해 노출된 상기 제1, 2, 3, 4 전하보존 전극 폴리실리콘과 마스크 폴리실리콘 표면을 따라 유전막을 성장시킨 다음, 그 상부에 불순물이 주입된 폴리실리콘을 증착하고, 이를 소정의 크기로 패턴화하여 플레이트 전극을 형성하는 제6단계로 이루어지는 것을 특징으로 하는 반도체 기억장치의 제조방법.
2. 제1항에 있어서, 상기 제6단계의 공정에서 희생 산화막을 습식식각할 때에 절연막간의 선택비를 이용하여 전하보존 전극의 아래 부분인 절연 산화막의 일부분을 식각함으로써, 전하보존 전극의 아래 부분까지 전하보존 전극의 유효면적으로 사용할 수 있도록 하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
3. 제1항에 있어서, 상기 제6단계에서 사용하는 유전막으로 NO(Nitride Oxide)나 ONO(Oxide Nitride Oxide) 복합구조 유전막 또는 Ta₂O₅을 사용하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
4. 반도체 기억장치에 있어서, 모스펫의 활성영역과 접속되는 제1전하 보존 전극 폴리실리콘과 마스크 폴리실리콘은 판형태로 접속되고, 마스크 폴리실리콘은 제1전하보존 전극보다 희생 스페이서 산화막의 두께만큼 넓게 형성되어 측벽의 둘레를 따라서 스페이서 형태의 제4전하보존 전극 폴리실리콘이 원통 모양으로 접속되고, 이 원통 안쪽에는 제2 및 제3전하보존 전극 폴리실리콘과 작은 기둥 모양의 제4전하보존 전극 폴리실리콘이 핀(Fin)형태로 제1전하보존 전극 폴리실리콘과 접속되며, 제3전하보존 전극 폴리실리콘은형태로 제1전하보존 전극 폴리실리콘의 평면과 접속되고, 제2전하보존 전극 폴리실리콘은 제3전하보존 전극 폴리실리콘의 바깥의 위쪽 양측벽에 -자 형태로 접속되고, 작은 기둥 모양의 제4전하보존 전극 폴리실리콘은 제3전하보존 전극 폴리실리콘과 안쪽 측벽만 접속되는 구조의 전하보존 전극을 포함하는 것을 특징으로 하는 반도체 기억장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.