KR940027170A - 반도체 장치의 캐패시터 형성방법 - Google Patents

반도체 장치의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조공정중 캐패시터 형성방법에 관한 것으로, 특히 웰이 형성된 반도체기판 상에 필드산화막을 형성하고, 게이트산화막고 게이트전극 및 워드선을 형성하고, 스페이서 산화막을 이용한 LDD(Lightly Doped Drain) 구조의 활성영역을 갖는 MOSFET형성하는 제1단계, 일정두께의 평탄화용 절연막을 증착하고, 마스크 폴리실리콘막을 증착한 다음 상기 마스크 폴리실리콘막을 선택식각한 다음, 이어서 폴리시리콘막을 증착하고 비등방성 식각해 스페이서 폴리시리콘막을 형성한 다음, 상기 평탄화용 절연막을 선택식각해 스페이서 폴리실리콘막(10)을 형성한 다음, 상기 평탄화용 절연막(7,8)을 선택식각해 상기 MOSFET의 어느 한쪽 활성영역에 콘택홀을 형성한 다음, 일정두께의 불순물이 주입된 전하보존전극 폴리실리콘막을 형성하는 제2단계, 상기 전하보존전극 폴리실리콘막을 형성하는 제2단계, 상기 전하보존전극 폴리실리콘막 상에 적어도 두개 이상의 희생 스페이서 산화막을 형성하는 제3단계, 캐패시터가 소정의 크기를 갖도록 외곽의 상기 희생 스페이서 산화막이 위치한 상기 전하보존전극 폴리실리콘막을 일부 식각하는 제4단계, 상기 희생 스페이서 산화막을 식각 마스크로 하여 상기 전하보존전극 폴리실리콘막을 전면 식각하는 제5단계, 희생 스페이서 산화막들을 습식식각하고, 노출된 마스크 폴리실리콘측별과 전하보존전극 폴리실리콘 표면을 따라 유전막을 형성한 다음, 폴리실리콘 플래이트 전극을 형성하는 제6단계를 포함하여 이루어진 것을 특징으로 함으로써 전하보존전극의 유효면적을 증가시키는 효과를 얻을 수 있고,이로인한 전하보존 용량의 증가로 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

반도체 장치의 캐패시터 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 일 실시예의 캐패시터 형성 공정 단면도.

Claims (8)

  1. 반도체 장치의 케패시터 형성방법에 있어서, 웰이 형성된 반도체기판(1)상에 필드산화막(2)을 형성하고, 게이트산화막(3)과 게이트전극(4) 및 워드선(4')을 형성하고, 스페이서 산화막(5)을 이용한 LDD(Lightly Doped Drain)구조의 활성영역(6,6')을 갖는 MOSFET 형성하는 제1단계, 일정두께의 평탄화용절연막(7,8)을 증착하고,마스크 폴리실리콘막(9)을 증착한 다음 상기 마스크 폴리실리콘막(9)을 선택식각한 다음, 이어서 폴리실리콘막을 증착하고 비등방성 식각해 스페이서 폴리실리콘막(10)을 형성한 다음, 상기 평탄화용 절연막(7,8)을 선택식각해 상기 MOSFET의 어느 한쪽 활성영역(6)에 콘택홀을 형성한 다음, 일정두께의 불순물이 주입된 전하보존전극 폴리실리콘막(11)을 형성하는 제2단계, 상기 전하보존전극 폴리실리콘막(11) 상에 적어도 두개 이상의 희생 스페이서 산화막(13,15)을 형성하는 제3단계, 캐패시터가 소정의 크기를 갖도록 외곽의 상기 희생 스페이서 산화막(15)이 위치한 상기 전하보존전극 폴리실리콘막(11)을 일부 식각하는 제4단계, 상기 희생 스페이서 산화막(13,15)을 식각 마스크로 하여 상기 전하보존전극 폴리실리콘막(11)을 전면 식각하는 제5단계, 희생 스페이서 산화막들(13,14)을 습식식각하고, 노출된 마스크 폴리실리콘(9) 측벽과 전하보존전극 폴리실리콘(11) 표면을 따라 유전막(16)을 형성한 다음, 폴리실리콘 플레이트 전극(17)을 형성하는 제6단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 제3단계는 제1감광막(12)을 현상한 상태로 일정두께의 희생 산화막을 증착하여 이를 비등방성 식각하여 제1 희생 스페이서 산화막(13)을 형성한 후에 상기 제1 감광막(12)을 제거하고, 다른 제2 감광막(14)을 현상한 상태로 일정두께의 희생 산화막을 증착하여 이를 비등방성으로 식각해 제2 희생 스페이서 산화막(15)을 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  3. 제2 항에 있어서, 상기 제4단계는 노출된 전하보존전극 폴리실리콘막(11)의 일부분만을 식각하고 상기 제2감광막(14)을 제거하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  4. 제1항에 있어서, 상기 전하보존전극(11)은 워드선 및 게이트전극의 수직 방향으로 워드선(4') 및 게이트 전극(4) 위로 전하보존전극 마스크보다 넓게 확장되어 덮여있고, 전하보존전극은 큰 원통모양의 홈안에 작은 원통모양의 홈이 포함되도록 구성되는 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  5. 제1항에 있어서, 상기 평탄화용 절연막(7,8)은 단일 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  6. 제1항에 있어서, 상기 평탄화용 절연막(7,8)은 산화막상에 장벽 실리콘질화막이 형성된 이중 절연막인 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  7. 제5항에 있어서, 상기 제6단계는 희생 스페이서 산화막(13,15) 식각시 전하보존 전극 아래의 상기 절연산화막(7) 일부분까지 식각하여 전하보존전극의 표면적을 증가시키는 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
  8. 제1항에 있어서, 상기 제5단계의 유전막(16)은 NO(nitride-oxide) 또는 ONO(oxide-nitride-oxide) 복합구조의 유전막인 것을 특징으로 하는 반도체 장치의 캐패시터 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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