KR950015774A - 캐패시터의 전하저장전극 및 제조방법 - Google Patents
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Abstract
본 발명은 캐패시터의 전하저장전극 및 그 제조방법에 관한 것으로, 실린더형 구조의 전하저장전극 내부에 다수의 핀을 구성시킨 전하저장전극을 형성하여 제한된 면적에서 고용량을 얻을 수 있는 캐패시터의 전하지장전극 및 그 제조방법에 관해 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제E도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 단계를 도시한 단면도.
Claims (7)
- 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극구조에 있어서, 실리콘기판(1)상의 불순물 이온주입영역(4)중 어느 한 영역에 접속되되 층간 절연막(6)상에 형성되는 전하저장전극 패드(9A)와, 상기 전하저장전극 패드(9A)의 측면 외주를 따라 접속되되 수직으로 측벽을 이루며, 그 측벽은 내부에는 다수의 핀이 형성된 공간을 이루고 상단부가 개방된 전하저장전극 측벽(13A)으로 구성되어 전체 형상이 내부공간에 핀구조를 갖는 실리더형 구조를 이루는 캐패시터의 전하저장전극 구조.
- 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 제조방법에 있어서, 실리콘 기판(1)상의 게이트전극(3)과 게이트 전극(3) 양측에 소오스 및 드레인 전극으로 사용되는 불순물 이온주입영역(4)으로 이루어진 소정의 트랜지스터를 갖는 메탈-옥사이드-세미콘덕터(MOS) 구조에서, 전체구조 상부에 층간 절연막(6)을 형성한 후 그 상부에 질화막(7)을 증착한 다음 콘택마스크를 사용하여 콘택홀(8)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 상기 불순물 이온주입 영역(4) 중 어느 한 영역내 접속되는 전하저장전극용 제1도전층(9)을 형성하는 단계와, 상기 단계로부터 제1도전층(9) 상부에 식각선택비가 서로 다른 산화막을 순차적으로 다수 적층하되, 식각선택비가 낮은 산화막을 먼저 형성하고 그 다음 식각 선택비가 높은 산화막을 형성하는 단계와, 상기 단계로부터 상기 다수 적층된 산화막 상부에 전하저장전극 마스크를 사용하여 패턴화된 감광막(12)을 형성하는 단계와, 상기 단계로부터 패턴화된 감광막(12)을 이용하여 건식식각으로 하부의 제1도전층(9)의 소정부분이 노출될 때까지 다수의 적층된 산화막을 식각한 후, 이어서 노출된 제1도전층(9)의 소정부분이 노출될때까지 다수 적층된 산화막을 식각한 후, 이어서 노출된 제1도전층(9)을 식각하여 전하저장 전극패드(9A)를 형성하고, 상기 패턴화된 감광막(12)를 제거하는 단계와, 상기 단계로부터 측면이 노출된 다수 적층된 산화막 중 식각선택비가 높은 산화막 층들을 습식식각용액으로 일정깊이 식각하여 다수 적층된 산화막 전체형상이 주름지도록 하는 단계와, 상기 단계로부터 전체구조상부에 전하저장전극용 제2도전층(14)을 증착하는 단계와, 상기 단계로부터 폴리스페이서 식각공정으로다수 적층된 산화막의 최상단부와 질화막(7) 상부의 제2도전층(13)을 식각하여 외곽형상이 완만한 전하저장전극 측벽(13A)을 형성하는 단계와, 상기 단계로부터 산화막 습식식각용액으로 전하저장전극 측벽(13A) 내부에 남아있는 다수 적층된 산화막을 상기 질화막(7)을 식각정지층으로 완전히 제거하여 내측벽이 주름진 전하저장전극 측벽(13A)으로된 실린더형 구조 내부에 핀이 형성된 구조의 전하저장전극(20)을 완성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
- 제2항에 있어서, 상기 다수 적층된 산화막은 불순물이 도프된 CVD산화막(10A, 10B)과 불순물이 도프되지 않은 CVD 산화막(11A, 11B)인 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
- 제3항에 있어서, 상기 도프 CVD 산화막(1OA, 1OB)은 식각선택비가 높은 PSG나BPSG이고, 상기 언도프 CVD 산화막(11A, 11B)은 식각선택비가낮은 MTO나 HTO인 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
- 제3항 또는 제4항에 있어서, 상기 도프 CVD 산화막 및 언도프 CVD산화막(10A , 10B 및 11A, 11B)은 그 두께가 각각 400~600A인 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
- 제2항에 있어서, 상기 다수 적층된 산화막을 식각하는 산화막 습식식각용액은 HF 또는 B0E인 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.
- 제2항에 있어서, 상기 다수 적층된 산화막중 식각선택비가 높은 산화막을 습식식강용액으로 일정깊이 식각할 때 습식식각용액과 식각시간을 조절하여 그 깊이를 설정하는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)
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|---|---|---|---|---|
| KR100252909B1 (ko) * | 1997-04-25 | 2000-04-15 | 김영환 | 반도체소자의커패시터제조방법 |
| KR100380284B1 (ko) * | 1995-12-22 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체기억소자의캐패시터제조방법 |
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- 1993-11-03 KR KR1019930023206A patent/KR950015774A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380284B1 (ko) * | 1995-12-22 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체기억소자의캐패시터제조방법 |
| KR100252909B1 (ko) * | 1997-04-25 | 2000-04-15 | 김영환 | 반도체소자의커패시터제조방법 |
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