KR920006189B1 - 반도체 기억장치 및 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치 및 제조방법

제1도 내지 제5도는 본 발명에 의한 공정 단계를 거쳐서 반도체 기억장치를 제조하는 상태를 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 웰영역 2, 2' : 소오스 및 드레인 영역

3 : 게이트 산화막 4 : 필드영역

5 및 5' : 게이트 전극 및 게이트 전극선 6 : 산화막 스페이서

7 : LTO 산화막 8 및 8A : 감광물질

9 및 17 : 콘택홀 10, 14 및 16 : 폴리실리콘

10A 및 10B : 전하보존전극 11 : 실리콘 질화막

12 : 폴리실리콘 스페이서 13 : 캐패시터 유전체막

14 : 폴리실리콘 14A : 플레이트 전극

15 : 산화막 16 : 폴리실리콘

16A : 비트라인

본 발명은 고집적 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 적층형 캐패시터 구조의 전하보존전극 측벽에 폴리실리콘 스페이서를 형성하여, 전하보존전극과 이웃하는 다른 전하보존전극과의 간격을 마스크의 최소현상 한계능력보다 더 축소하고 단위셀의 전하보존전극을 면적을 확장시켜서 유효 캐패시턴스를 증대시키도록한 반도체 기억장치 및 제조방법에 관한 것이다.

일반적으로 종래의 적층형 캐패시터 구조의 DRAM 셀 설계시, 전하보존전극의 도면은 단위셀 면적의 제한으로 인해 전하보존전극과 이웃하는 다른 전하보존전극과의 간격을 마스크의 최소 현상 한계까지로 설계하게 되는데, 이로인하여 셀의 캐패시턴스는 전기적인 한계보다는 오히려 리소그라피 공정 한계에 의해 결정되게 된다.

따라서, 본 발명은 이러한 리소그라피 공정의 한계를 극븍하기 위해 전하보존전극을 형성한 후, 전하보존전극 측벽에 폴리실리콘 스페이서를 이용하여 전하보존전극과 이웃하는 다른 전하보존전극과의 간격을 리소그라피 공정의 한계보다 약 0.4μm 만큼 더 줄일 수 있으며, 이로인하여 단위셀당 유효 캐패시터 면적은 전하보존전극의 둘레에 폴리스페이서의 폭을 곱한 양 이상의 면적을 증대시킬 수 있는 반도체 기억장치 및 제조방법을 제공하는데 그 목적이 있다.

본 발명의 반도체 기억장치에 의하면, 전하보존전극의 측벽에 폴리실리콘 스페이서를 형성시켜 전하보존전극과 일체를 구성하고, 상기 전하보존전극 표면 상부에는 캐패시터 유전체 및 플레이트 전극을 각각 형성하여 그로인하여, 전하보존전극과 이웃하는 다른 전하보존전극과의 간격을 마스크의 최소 현상 한계 능력보다 더 축소함으로서 동일 단위셀의 면적에서 캐패시터 용량을 증대시킨 것을 특징으로 한다.

본 발명의 또다른 특징은, 이동게이트의 드레인 전극 상부에 전하보존전극을 접속하도록 콘택홀을 형성한다음, 폴리실리콘을 일정두께 침착하고 그 상부에 실리콘 질화막을 침착하는 단계와, 감광물질을 이용하여 전하보존전극 패턴을 형성하고, 노출된 실리콘 질화막 및 폴리실리콘을 순차적으로 식각하여 전하보존전극을 형성하는 단계와, 전영역 상부에 폴리실리콘을 일정두께 침착하고 비등방성 식각으로 침착된 폴리실리콘을 식각하여 전하보존전극 측벽에 폴리실리콘 스페이서를 형성하는 단계와, 상기 공정으로 노출된 남아있는 실리콘 질화막을 모두 제거하고, 폴리실리콘 스페이서와 일체로된 전하보존전극의 표면에 캐패시터 유전체막을 형성하는 단계와, 상기 캐패시터 유전체막 상부에 폴리실리콘을 침착하여 마스크 패턴으로 플레이트 전극을 형성하는 단계로 이루어져, 그로인하여 전하보존전극과 이웃하는 다른 전하보존전극과 간격은 마스크 최소현상 한계의 간격인 상태에서 전하보존전극 측벽에 폴리실리콘 스페이서를 형성하여 전하보존전극과 일체로 구성함으로서 동일 단위셀 면적에서 캐패시터 용량을 증대시킬 수 있는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 상세히 설명하면 다음과 같다.

제1도에서 제5도까지는 본 발명에 대한 제조순서 및 제조방법을 도시했는데 편의상 DRAM 셀의 비트라인 방향에 대한 단면도만을 나타냈으며, 이를 순차적으로 설명하면 다음과 같다.

제1도는 일반적인 CMOS DRAM 반도체 제조공정중 P형 실리콘 기판(도시안됨)상에 게이트 전극 및 게이트 전극선(5 및 5')을 형성한 상태의 단면도를 나타냈는데, 이에 대한 제조과정은 다음과 같다. 먼저 P형 실리콘 기판상에 웰영역(1)을 형성하고 동작영역(도시안됨)과 절연분리영역(4)을 만든 다음, MOSFET의 문턱 전압을 제어하기 위하여 웸영역(1)에 P형 불순물을 이용하여 이온주입을 실시한 후, 게이트 산화막(3)을 성장시키고, 그 위에 폴리실리콘을 침착시킨 후 N형 불순물로 도핑시킨 다음 사진식각방법을 이용하여 게이트 전극 및 게이트 전극선(5 및 5')을 형성한 후에, 이동게이트의 전기적특성을 개선하기 위하여, 게이트 전극(5)하부 웰영역(1)에 N형 불순물을 이온주입하여 LDD 영역을(도시안됨) 형성한다. 이어서 LTO 산화막을 침착시킨다음 비등방성 식각방법을 이용하여 게이트 전극 및 게이트 전극선(5 및 5') 측벽에 산화막 스페이서(6)를 만든 다음, N+형 불순물을 상부에서 이온주입하여 이동게이트의 소오스 및 드레인영역(2 및 2')을 형성한후, 차후에 형성될 전하보존전극과의 전기적 절연을 위하여 LTO 산화막(7)을 침착시킨다. 그후 공정으로 전하보존전극(제2도의 10)과 이동게이트의 드레인 전극을 연결해 주기 위하여 감광물질(8)을 이용하여 전하보존전극을 접속할 콘택홀(9)을 형성시킨다.

제2도는 제1도 공정에 이어서 전하보존전극(10A)을 형성한 상태의 단면도를 나타냈는데, 전하보존전극을 접속하는 패턴홀(9)의 노출된 LTO 산화막(7)을 식각한 후 감광물질(8)을 제거하고 도프되지 않은 폴리실리콘(10)을 침착시킨다음, 그위에 N형 불순물로 도핑시키고 이어서 실리콘 질화막(11)을 침착시킨다. 그다음 공정으로 감광물질(8A)을 도포한후 마스크 패턴을 형성한다음, 노출된 실리콘 질화막(11) 및 폴리실리콘(10)을 각각 식각하여 전하보존전극(10A)을 형성한 후 감광물질(8A)을 제거하여 준다. 이때 실리콘질화막(11)은 차후 형성될 폴리실리콘 스페이서(제3도의 12) 형성시에 전하보존전극(10)을 보호해주기 위한 것이다.

제3도는 전하보존전극(10A) 측벽에 폴리실리콘 스페이서(12)를 형성한 상태의 단면도로써, 제2도 공정에 이어서 전영역 상부에 폴리실리콘을 침착하고 불순물을 도핑시킨다음, 비등방성 식각방법을 이용하여 전하보존전극(10A) 측벽에 폴리실리콘 스페이서(12)를 형성하고 다시 실리콘 질화막(11)을 제거해 준다.

제4도는 제3도 공정에 이어서 폴리 실리콘 스페이서(12)가 일체로된 전하보존전극(10B)위에 복합구조의 캐패시터 유전체막(13)을 성장시켜준된 플레이트 전극(14)을 형성한 상태의 단면도로써, 폴리실리콘 스페이서가 일체로된 전하보존전극(10B)의 표면상에 NO(Nitride-Oxide)구조 및 ONO(Oxide-Nitride-Oxide) 구조의 복합 구조의 캐패시터 유전체막(13)을 성장시킨다음, 그위에 폴리실리콘(14)을 침착시키고 N형 불순물을 도핑시킨후 감광물질(8B)을 이용하여 플레이트 전극 마스크 패턴을 형성한다음 노출된 폴리실리콘(14) 및 복합구조의 캐패시터 유전체막(13)을 식각하여 플레이트 전극(14A)을 형성한다.

제5도는 비트라인(16A)을 형성한 상태의 단면도로써, 제4도 공정에 이어서 남아있는 감광물질(8B)을 제거하고 플레이트 전극(14A)과 비트라인(16)과의 전기적 절연을 위해 LTO 또는 BPSG 산화막(15)을 침착시킨 다음, 표면을 평탄화시키기 위하여 BPSG Flow를 진행시킨다. 그후에 감광물질(도시안됨)을 이용하여 비트라인 콘택홀(17)을 현상한 후, 노출된 BPSG 또는 산화막(15)을 식각한 후, 다시 감광물질(도시안됨)을 제거한다. 그후에 폴리실리콘(16)을 침착시키고 N형 불순물로 도핑시킨다음, 위에 실리사이드(도시안됨)를 침착시켜서 열처리하여 비트라인(16A)을 형성한다. 이후의 공정은 일반적인 DRAM 제조공정과 동일하지만 간단히 설명하면 비트라인 전극위에 비트라인과 절연측을 침착시킨 후, 콘택홀을 형성하고 메탈선을 만든 후 보호막을 형성한다.

본 발명의 반도체 기억장치에 의하면 종래의 전하보존 전극의 면적은 예를들어 0.9μm*1.5μm이고 전하보존전극과 이웃하는 다른 전하보존전극과의 간격이 0.6μm일때 전하보존전극용 폴리실리콘 두께가 0.25μm라고 하면(이때 공정에 의한 길이 손실이 없고 실제 각 층간의 두께 차이에 의한 유효면적의 증대효과를 고려하지 않을 경우), 기존의 적층형 구조의 캐패시터에서는 면적이 다음과 같이 주어진다.

면적=0.9*1.5+2*(0.9+1.5)* 0.25=2.55(μm)

그러나 본 발명에 의해서는 다음과 같다.

면적=0.9*1.5+2*(0.9+l.5)* 0.32=2.89(μm)

그러므로 본 발명의 면적은 종래의 면적에 비하여 약 13% 이상의 캐패시터 면적을 증대시킬 수 있다. 참고로 실제적인 유효 캐패시터 면적은 약 5μm 정도이며 실제적으로 본 발명에 의해 증대되는 면적은 약15% 이상정도는 예상할 수 있다.)

상술한 바와같이 본 발명에 의하면, 종래와 같은 셀 면적일때 스페이서로 인한 전하보존전극의 면적이 증대되어 캐패시터의 용량을 증대시킬 수 있는 기술로써, 고집적 반도체의 집적도를 향상시킬 수 있다.

Claims (6)

1. 적층형 구조의 캐패시터로 구성된 고집적 반도체 기억장치에 있어서, 전하보존전극의 측벽에 폴리실리콘 스페이서를 형성시켜 전하보존전극과 일체를 구성하고, 상기 전하보존전극 표면 상부에는 캐패시터 유전체 및 플레이트 전극을 각각 형성하여 그로인하여, 전하보존전극과 이웃하는 다른 전하보존전극과의 간격을 마스크의 최소 현상 한계 능력보다 더 축소함으로서 동일 단위셀의 면작에서 캐패시터 용량을 증대시킨 것을 특징으로 하는 반도체 기억장치.
2. 제1항에 있어서, 캐패시터 유전체는 NO(Nitride-Oxide) 구조인 것을 특징으로 하는 반도체 기억장치.
3. 제1항에 있어서, 캐패시터 유전체는 ONO(Oxide-Nitride-Oxide라 구조를 포함하는 것을 특징으로 하는 반도체 기억장치.
4. 적층형 구조의 캐패시터로 구성된 고집적 반도체 기억장치 제조방법에 있어서, 이동게이트의 드레인전극 상부에 전하보존전극을 접속하도록 콘택홀을 형성한 다음, 폴리실리콘을 일정두께 침착하고 그 상부에 실리콘 질화막을 침착하는 단계와, 감광물질을 이용하여 전하보존전극 패턴을 형성하고, 노출된 실리콘 질화막 및 폴리실리콘을 순차적으로 식각하여 전하보존전극을 형성하는 단계와, 전영역 상부에 폴리실리콘을 일정두께 침착하고, 비등방성 식각으로 침착된 폴리실리콘을 식각하여 전하보존전극 측벽에 폴리실리콘 스페이서를 형성하는 단계와, 상기 공정으로 노출된 남아있는 실리콘 질화막을 모두 제거하고, 폴리실리콘 스페이서와 일체로된 전하보존전극의 표면에 캐패시터 유전체막을 형성하는 단계와, 상기 캐패시터 유전체막상부에 폴리실리콘을 침착하여 마스크 패턴으로 플레이트 전극을 형성하는 단계로 이루어져, 그로인하여 전하보존전극과 이웃하는 다른 전하보존전극과 간격은 마스크 최소현상 한계의 간격인 상태에서 전하보존전극측벽에 폴리실리콘 스페이서를 형성하여 전하보존전극과 일체로 구성함으로서 동일 단위셀 면적에서 캐패시터 용량을 증대시킬 수 있는 것을 특징으로 하는 반도체 기억장치 제조방법.
5. 제4항에 있어서, 상기의 전하보존전극 및 플레이트 전극에 사용되는 폴리실리콘의 형성은, 폴리실리콘을 침착한후 불순물을 도핑시키는 것을 특징으로 하는 반도체 기억장치 제조방법.
6. 제4항에 있어서, 전하보존전극을 형성하는 단계는, 노출된 실리콘 질화막 및 폴리실리콘을 비등방성식각방법에 의해 순차적으로 식각하여 전하보존전극을 형성하는 것을 특징으로 하는 반도체 기억장치 제조방법.

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