JPH02128467A - Ｓｄｔａｓ構造を有するｄｒａｍセル及びその製造方法 - Google Patents
Ｓｄｔａｓ構造を有するｄｒａｍセル及びその製造方法Info
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- JPH02128467A JPH02128467A JP1247883A JP24788389A JPH02128467A JP H02128467 A JPH02128467 A JP H02128467A JP 1247883 A JP1247883 A JP 1247883A JP 24788389 A JP24788389 A JP 24788389A JP H02128467 A JPH02128467 A JP H02128467A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体高集積記憶素子のＳＤＴＡＳ（ＳＩＤＥ
−ＷＡＬＬ ＤＯＰＥＤ ＴＲＥＮＣＨＡＮＤ ５ＴＡＣＫＥＤＣＡＰＡＣＩ
ＴＯＲ）構造を有するＤＲＡＭセルに関し、特にＳＤＴ
（Ｓ Ｉ ＤＥ−ＷＡＬＬＤＯＰＥＤ ＴＲＥＮＣ
Ｈ）構造のＤＲＡＭセルよりキャパシタ容量を増大させ
ることが出来、ＭＯＳＦＥＴの長さを減らしてセルの面
積を縮小させることが出来るＳＤＴＡＳ構造を有するＤ
ＲＡＭセルに関するものである。
−ＷＡＬＬ ＤＯＰＥＤ ＴＲＥＮＣＨＡＮＤ ５ＴＡＣＫＥＤＣＡＰＡＣＩ
ＴＯＲ）構造を有するＤＲＡＭセルに関し、特にＳＤＴ
（Ｓ Ｉ ＤＥ−ＷＡＬＬＤＯＰＥＤ ＴＲＥＮＣ
Ｈ）構造のＤＲＡＭセルよりキャパシタ容量を増大させ
ることが出来、ＭＯＳＦＥＴの長さを減らしてセルの面
積を縮小させることが出来るＳＤＴＡＳ構造を有するＤ
ＲＡＭセルに関するものである。
〔従来の技術および発明が解決しようとする課題〕従来
のＳＤＴ構造のＤＲＡＭセルはトレンチキャパシタの酸
化膜層が単一の層で形成されていたためキャパシタの容
量が制限的であった。また、ＭＯＳＦＥＴのソース及び
ドレインＮ 領域を形成する過程と、ビットラインとソ
ース領域とを連結する過程でコンタクトマスクを使用し
ていたため、移動ゲートとコンタクトマスクの間には漏
洩電流を防止するために、マスク層を形成する時に発生
する工程上の誤差とマスク層配列工程上の誤差を考えて
マスク層間に最少距離の有効距離（ＴｏｌｅｒａｎＣｅ
）を維持しなければならない。しかも、ドレインＮ＋領
域と電荷貯蔵電極とを連結するために依然としてコンタ
クトマスクを別途に使用しなければならず、これらによ
ってセルの面積が増加すると云う問題点が生じていた。
のＳＤＴ構造のＤＲＡＭセルはトレンチキャパシタの酸
化膜層が単一の層で形成されていたためキャパシタの容
量が制限的であった。また、ＭＯＳＦＥＴのソース及び
ドレインＮ 領域を形成する過程と、ビットラインとソ
ース領域とを連結する過程でコンタクトマスクを使用し
ていたため、移動ゲートとコンタクトマスクの間には漏
洩電流を防止するために、マスク層を形成する時に発生
する工程上の誤差とマスク層配列工程上の誤差を考えて
マスク層間に最少距離の有効距離（ＴｏｌｅｒａｎＣｅ
）を維持しなければならない。しかも、ドレインＮ＋領
域と電荷貯蔵電極とを連結するために依然としてコンタ
クトマスクを別途に使用しなければならず、これらによ
ってセルの面積が増加すると云う問題点が生じていた。
従って本発明の目的は上記の短所を解消せんがためにト
レンチキャパシタ内部に酸化物層を積層（ＳＴＡＣＫ）
で形成し、トレンチキャパシタが並列にドレイン領域に
連結されるようにして与えられた面積の中でキャパシタ
容量を極大化させ得るＳＤＴＡＳ構造のＤＲＡＭセル及
びその製造方法を提供することにある。
レンチキャパシタ内部に酸化物層を積層（ＳＴＡＣＫ）
で形成し、トレンチキャパシタが並列にドレイン領域に
連結されるようにして与えられた面積の中でキャパシタ
容量を極大化させ得るＳＤＴＡＳ構造のＤＲＡＭセル及
びその製造方法を提供することにある。
又、本発明の他の目的はＭＯＳＦＥＴのセル面積を減ら
すためにソースＮ＋領域とビットライン用の第４の導電
層間の接続を自己整合コンタクト工程により施し、ドレ
インＮ 領域とキャパシタ電荷貯蔵電極をシリコン基板
内部で接続するようにしたＳＤＴＡＳ構造のＤＲＡＭセ
ル及びその製造方法を提供することにある。
すためにソースＮ＋領域とビットライン用の第４の導電
層間の接続を自己整合コンタクト工程により施し、ドレ
インＮ 領域とキャパシタ電荷貯蔵電極をシリコン基板
内部で接続するようにしたＳＤＴＡＳ構造のＤＲＡＭセ
ル及びその製造方法を提供することにある。
本発明によるＳＤＴＡＳ構造を有するＤＲＡＭセルは、
Ｐウェル領域が形成されたＰ型シリコン基板と、上記Ｐ
ウェル領域を通じてＰ型シリコン基板の一部まで形成さ
れ、内側面と外側面とを有する壁を備えたトレンチと、 トレンチの片側の上端一部を除く内側面上に形成された
キャパシタ酸化膜層と、 上記キャパシタ酸化膜層が一部除去された部分とは反対
側のトレンチ近傍のＰウェル領域に形成された素子分離
用絶縁酸化膜層と、 上記キャパシタ酸化膜の上にＰウェル領域の上部面の高
さまで形成されたキャパシタ電荷貯蔵電極と、上記キャ
パシタ電荷貯蔵電極上及び上記絶縁酸化膜層上に形成さ
れた酸化膜により上記キャパシタ電荷貯蔵電極と絶縁さ
れた状態で上記トレンチと絶縁酸化膜層の上に形成され
るＶＣＣ／２電極とからなるトレンチ積層キャパシタと
、上記トレンチの壁の外側面に上記Ｐウェル領域の一部
及びＰ型シリコン基板の一部にまとめて形成されたＰ
拡散領域と、 上記Ｖ ＣＣ／２電極上に形成された第１絶縁層と、 上記第１絶縁層上に形成されたゲート電極線と、ゲート
電極並びに各々ＬＤＤ領域を含むソース及びドレインＮ
＋領域を有し、上記トレンチ近傍のＰウェル領域上のゲ
ート酸化膜上に形成されたＮ型ＭＯ５ＦＥＴと、 上記ゲート電極及びゲート電極線の両側に各々形成され
た酸化膜スペーサと、 上記ゲート電極及びゲート電極線の上に形成された第２
絶縁層と、 上記ソースＮ 領域の上から上記ゲート電極上の第２絶
縁層の上の一部まで形成された第３導電層と、 上記ソースＮ 領域上の第３導電層上の一部を除いて全
体的に形成された第３絶縁層と、上記第３絶縁層上に形
成され、上記ソースＮ＋領域上の上記第３導電層に接続
されるビットライン用第４導電層と、 上記ビットライン用第４導電層上に形成された第４絶縁
層と、 上記ドープされた酸化膜層上に形成された金属層及び保
護層とを具備するものである。
ウェル領域を通じてＰ型シリコン基板の一部まで形成さ
れ、内側面と外側面とを有する壁を備えたトレンチと、 トレンチの片側の上端一部を除く内側面上に形成された
キャパシタ酸化膜層と、 上記キャパシタ酸化膜層が一部除去された部分とは反対
側のトレンチ近傍のＰウェル領域に形成された素子分離
用絶縁酸化膜層と、 上記キャパシタ酸化膜の上にＰウェル領域の上部面の高
さまで形成されたキャパシタ電荷貯蔵電極と、上記キャ
パシタ電荷貯蔵電極上及び上記絶縁酸化膜層上に形成さ
れた酸化膜により上記キャパシタ電荷貯蔵電極と絶縁さ
れた状態で上記トレンチと絶縁酸化膜層の上に形成され
るＶＣＣ／２電極とからなるトレンチ積層キャパシタと
、上記トレンチの壁の外側面に上記Ｐウェル領域の一部
及びＰ型シリコン基板の一部にまとめて形成されたＰ
拡散領域と、 上記Ｖ ＣＣ／２電極上に形成された第１絶縁層と、 上記第１絶縁層上に形成されたゲート電極線と、ゲート
電極並びに各々ＬＤＤ領域を含むソース及びドレインＮ
＋領域を有し、上記トレンチ近傍のＰウェル領域上のゲ
ート酸化膜上に形成されたＮ型ＭＯ５ＦＥＴと、 上記ゲート電極及びゲート電極線の両側に各々形成され
た酸化膜スペーサと、 上記ゲート電極及びゲート電極線の上に形成された第２
絶縁層と、 上記ソースＮ 領域の上から上記ゲート電極上の第２絶
縁層の上の一部まで形成された第３導電層と、 上記ソースＮ 領域上の第３導電層上の一部を除いて全
体的に形成された第３絶縁層と、上記第３絶縁層上に形
成され、上記ソースＮ＋領域上の上記第３導電層に接続
されるビットライン用第４導電層と、 上記ビットライン用第４導電層上に形成された第４絶縁
層と、 上記ドープされた酸化膜層上に形成された金属層及び保
護層とを具備するものである。
本発明によるＳＤＴＡＳ構造を有するＤＲＡＭセルの製
造方法は、 Ｐ型シリコン基板の上部にＰウェル領域を形成する工程
と、 上記Ｐウェル領域の上部一部に、素子分離用絶縁酸化膜
層を形成する工程と、 上記絶縁酸化膜層近傍のＰ型ウェル領域の上部面からＰ
型シリコン基板の一部まで内側面及び外側面を有する壁
を備えたトレンチを形成する工程と、 フォトレジストエッチバック工程により上記トレンチ壁
の外側面の上記Ｐウェル領域及びＰ型シリコン基板の一
部に選択的にドープされたＰ 拡散領域を形成する工程
と、 上記トレンチの壁の内側面上とＰウェル領域との上にキ
ャパシタ酸化膜層を形成する工程と、熱処理工程により
Ｎ型第１導電層内に含まれた不純物を拡散させて上記素
子分離用絶縁酸化膜層の反対側のトレンチ近傍のＰウェ
ル領域にドレインＮ＋領域を形成する工程と、 上記トレンチの壁の内側面上にキャパシタ酸化膜層と、
上記キャパシタ酸化膜層の一部が除去されたトレンチの
壁の上端の内側面の一部を通じて上記ドレインＮ＋領域
に接続されたキャパシタ電荷貯蔵電極と、その全体表面
に形成されたＯＮＯ層により互いに絶縁されて形成され
たＶＣＣ／２電極からなるトレンチ積層キャパシタを形
成する工程と、 上記ＶＣＣ／２電極上に第１絶縁層を形成する工程と、 上記絶縁酸化膜層の反対側のウェル領域上に形成された
キャパシタ酸化膜層と、上記キャパシタ酸化膜層上、ド
レインＮ＋領域上、及び上記キャパシタ電荷貯蔵電極の
上部面上に形成されたＯＮＯ層を除去する工程と、 上記絶縁酸化膜層の反対側のトレンチ近傍のＰウェル領
域上に形成され、上面には第２絶縁層が形成されたゲー
ト電極を形成し、上記トレンチ上の第１絶縁層の上には
上面に第２絶縁層が形成されたゲート電極線を形成する
工程と、 上記ゲート電極の両側面近傍のＰウェル領域内にイオン
注入工程によりＬＤＤ領域を形成する工程と、 上記ゲート電極及びゲート電極線のそれぞれの両側に酸
化膜スペーサを形成する工程と、後で形成されるべきソ
ースＮ＋領域上と、第２絶縁層が形成されたゲート電極
上の一部に第３導電層を形成する工程と、 熱処理工程により上記第３導電層内に含まれた不純物を
Ｐウェル領域に拡散させてソースＮ 領域を形成する工
程と、 全体表面上に第３絶縁層を形成し、ソース電極上の第３
導電層上に形成される第３絶縁層の一部を除去する工程
と、 上記第３絶縁層が一部除去された第３導電層上と上記第
３絶縁層上にビットライン用第４導電層を形成し、それ
によって上記ソースＮ 領域をビットライン用第４導電
層に接続する工程と、上記ビットライン用第４導電層上
に全体的に第４絶縁層を形成する工程と、 上記第４絶縁層上に金属層を形成し、その後上記金属層
上及び第４絶縁層上に保護層を形成する工程を含むもの
である。
造方法は、 Ｐ型シリコン基板の上部にＰウェル領域を形成する工程
と、 上記Ｐウェル領域の上部一部に、素子分離用絶縁酸化膜
層を形成する工程と、 上記絶縁酸化膜層近傍のＰ型ウェル領域の上部面からＰ
型シリコン基板の一部まで内側面及び外側面を有する壁
を備えたトレンチを形成する工程と、 フォトレジストエッチバック工程により上記トレンチ壁
の外側面の上記Ｐウェル領域及びＰ型シリコン基板の一
部に選択的にドープされたＰ 拡散領域を形成する工程
と、 上記トレンチの壁の内側面上とＰウェル領域との上にキ
ャパシタ酸化膜層を形成する工程と、熱処理工程により
Ｎ型第１導電層内に含まれた不純物を拡散させて上記素
子分離用絶縁酸化膜層の反対側のトレンチ近傍のＰウェ
ル領域にドレインＮ＋領域を形成する工程と、 上記トレンチの壁の内側面上にキャパシタ酸化膜層と、
上記キャパシタ酸化膜層の一部が除去されたトレンチの
壁の上端の内側面の一部を通じて上記ドレインＮ＋領域
に接続されたキャパシタ電荷貯蔵電極と、その全体表面
に形成されたＯＮＯ層により互いに絶縁されて形成され
たＶＣＣ／２電極からなるトレンチ積層キャパシタを形
成する工程と、 上記ＶＣＣ／２電極上に第１絶縁層を形成する工程と、 上記絶縁酸化膜層の反対側のウェル領域上に形成された
キャパシタ酸化膜層と、上記キャパシタ酸化膜層上、ド
レインＮ＋領域上、及び上記キャパシタ電荷貯蔵電極の
上部面上に形成されたＯＮＯ層を除去する工程と、 上記絶縁酸化膜層の反対側のトレンチ近傍のＰウェル領
域上に形成され、上面には第２絶縁層が形成されたゲー
ト電極を形成し、上記トレンチ上の第１絶縁層の上には
上面に第２絶縁層が形成されたゲート電極線を形成する
工程と、 上記ゲート電極の両側面近傍のＰウェル領域内にイオン
注入工程によりＬＤＤ領域を形成する工程と、 上記ゲート電極及びゲート電極線のそれぞれの両側に酸
化膜スペーサを形成する工程と、後で形成されるべきソ
ースＮ＋領域上と、第２絶縁層が形成されたゲート電極
上の一部に第３導電層を形成する工程と、 熱処理工程により上記第３導電層内に含まれた不純物を
Ｐウェル領域に拡散させてソースＮ 領域を形成する工
程と、 全体表面上に第３絶縁層を形成し、ソース電極上の第３
導電層上に形成される第３絶縁層の一部を除去する工程
と、 上記第３絶縁層が一部除去された第３導電層上と上記第
３絶縁層上にビットライン用第４導電層を形成し、それ
によって上記ソースＮ 領域をビットライン用第４導電
層に接続する工程と、上記ビットライン用第４導電層上
に全体的に第４絶縁層を形成する工程と、 上記第４絶縁層上に金属層を形成し、その後上記金属層
上及び第４絶縁層上に保護層を形成する工程を含むもの
である。
また、望ましくは、本発明によるＳＤＴＡＳ構造を有す
るＤＲＡＭセルの製造方法は、上記ソースＮ＋領域を形
成する工程と、第３導電層を通じて上記ソースＮ 領域
に接続されるビットライン用第４導電層を形成する工程
は自己整合コンタクト工程が用いられていることを特徴
とするものである。
るＤＲＡＭセルの製造方法は、上記ソースＮ＋領域を形
成する工程と、第３導電層を通じて上記ソースＮ 領域
に接続されるビットライン用第４導電層を形成する工程
は自己整合コンタクト工程が用いられていることを特徴
とするものである。
本発明の一実施例を添付された図面を参考にして詳細に
説明すれば次の如くである。
説明すれば次の如くである。
第１図は本発明の一実施例により製造されたＳＤＴＡＳ
構造を有するＤＲＡＭセルの断面図である。概略的に説
明すれば、Ｐ型シリコン基板１にＰウェル領域１７を形
成した状態でＮ型ＭＯＳＦＥＴ２１とトレンチ２０の壁
２０Ｃの外側面２０Ｂ上にＰ 拡散領域１５を有したト
レンチ積層キャパシタ３０を接続した構造とすることに
よりＤＲＡＭセルが形成されている。
構造を有するＤＲＡＭセルの断面図である。概略的に説
明すれば、Ｐ型シリコン基板１にＰウェル領域１７を形
成した状態でＮ型ＭＯＳＦＥＴ２１とトレンチ２０の壁
２０Ｃの外側面２０Ｂ上にＰ 拡散領域１５を有したト
レンチ積層キャパシタ３０を接続した構造とすることに
よりＤＲＡＭセルが形成されている。
即ち、上記Ｐウェル領域１７にはＮ型ＭＯＳＦＥＴ２１
のソース１６及びドレイン１６′が形成されている。そ
して、そのｐウェル領域１７上にはゲート酸化膜９を介
して第２導電層であるポす層６からなるゲート電極６Ａ
が形成されている。
のソース１６及びドレイン１６′が形成されている。そ
して、そのｐウェル領域１７上にはゲート酸化膜９を介
して第２導電層であるポす層６からなるゲート電極６Ａ
が形成されている。
また、トレンチ積層キャパシタ３０の上には、第１絶縁
層であるＬＴＯ酸化膜層８Ａを介して第２導電層である
ポリ層６′からなるゲート電極線６Ｂが形成されている
。そしてビットライン用の第４導電層としてポリ層５が
形成されているが、これはソースＮ＋領域１６上に形成
された第３導電層のＩ ＰＯＬＹ７を通じてソースＮ
領域１６に接続され、ゲート電極用ポリ層６及びゲート
電極線用ポリ層６′にはＬＴＯ酸化膜層８により絶縁さ
れるようになっている。なお、ドレインＮ＋領域１６′
は後述されるべきであるが、キャパシタ電荷貯蔵電極１
２ＡとＰ型シリコン基板１内部にて接続される。ここで
上記ＬＴＯ酸化膜層８は多数の絶縁用節１、第２及び第
３の絶縁層として区分されるＬＴＯ酸化膜層８Ａ、８Ｂ
及び８Ｄと、ゲート電極及びゲート電極線６Ａ及び６Ｂ
のそれぞれの両側に形成されたスペーサ８Ｃを含んでい
るが、その詳細は後述することにする。又、上記ビット
ライン用ポリ層５の上には第４絶縁層であるドープされ
た酸化膜層４、金属層３及び保護膜層２が順次形成され
ている。
層であるＬＴＯ酸化膜層８Ａを介して第２導電層である
ポリ層６′からなるゲート電極線６Ｂが形成されている
。そしてビットライン用の第４導電層としてポリ層５が
形成されているが、これはソースＮ＋領域１６上に形成
された第３導電層のＩ ＰＯＬＹ７を通じてソースＮ
領域１６に接続され、ゲート電極用ポリ層６及びゲート
電極線用ポリ層６′にはＬＴＯ酸化膜層８により絶縁さ
れるようになっている。なお、ドレインＮ＋領域１６′
は後述されるべきであるが、キャパシタ電荷貯蔵電極１
２ＡとＰ型シリコン基板１内部にて接続される。ここで
上記ＬＴＯ酸化膜層８は多数の絶縁用節１、第２及び第
３の絶縁層として区分されるＬＴＯ酸化膜層８Ａ、８Ｂ
及び８Ｄと、ゲート電極及びゲート電極線６Ａ及び６Ｂ
のそれぞれの両側に形成されたスペーサ８Ｃを含んでい
るが、その詳細は後述することにする。又、上記ビット
ライン用ポリ層５の上には第４絶縁層であるドープされ
た酸化膜層４、金属層３及び保護膜層２が順次形成され
ている。
一方、トレンチ積層キャパシタ３０の細部的な構造を中
心に本実施例のＳＤＴＡＳ構造を有するＤＲＡＭセルに
対してさらに詳細に説明することにする。
心に本実施例のＳＤＴＡＳ構造を有するＤＲＡＭセルに
対してさらに詳細に説明することにする。
先ず、トレンチ積層キャパシタ３０形成過程を第２図乃
至第７図を参考にして説明する。初めに、第２図の状態
に至るまでの過程を説明する。まず、記憶素子の電力消
耗を減らすためのＣＭＯ８工程を施すためにＰ型シリコ
ン基板１にＰウェル領域１７を形成する。そしてＬＯＧ
Ｏ８（ＬＯＣＡＬＯＸＩＤＡＴＩＯＮ ＯＦ ５Ｉ
ＬＩＣＯＮ）工程方法で上記Ｐウェル領域１７の一部に
素子分離用絶縁酸化膜層１１を形成する。この際、上記
絶縁酸化膜層１１が形成される部分のＰウェル領域１７
は図面に示された如く内側にもっと酸化された形態を取
る。
至第７図を参考にして説明する。初めに、第２図の状態
に至るまでの過程を説明する。まず、記憶素子の電力消
耗を減らすためのＣＭＯ８工程を施すためにＰ型シリコ
ン基板１にＰウェル領域１７を形成する。そしてＬＯＧ
Ｏ８（ＬＯＣＡＬＯＸＩＤＡＴＩＯＮ ＯＦ ５Ｉ
ＬＩＣＯＮ）工程方法で上記Ｐウェル領域１７の一部に
素子分離用絶縁酸化膜層１１を形成する。この際、上記
絶縁酸化膜層１１が形成される部分のＰウェル領域１７
は図面に示された如く内側にもっと酸化された形態を取
る。
そして、上記絶縁酸化膜層１１近傍のＰウェル領域１７
上に、示されてはいないが公知の技術によりトレンチ形
成用マスクパターンを形成した後、上記マスクパターン
に沿ってＲＩＥエツチング技術により上記Ｐウェル領域
１７の上部面２２がらＰ型シリコン基板１の一部までト
レンチ２ｏを形成する。そして公知のフォトレジストエ
ッチバック技術を使用した選択的なドーピング方法によ
り上記トレンチ２０の壁２０Ｃの外側面２０Ｂ上にＰ
拡散領域１５を形成する。この時、上記公知のフォトレ
ジストエッチバック技術を利用してトレンチ壁面に選択
的にＰ＋拡散領域１５を形成する具体的な工程段階は図
面に示されていないが、簡単に説明すれば次の如くであ
る。即ち、ＢＳＧ（ＢＯＲＯＮ−８Ｉ Ｌ Ｉ ＣＡ−
ＧＬＡＳＳ）及びＰＳＧ （ＰＨＯ８ＰＨＯＲＯ８−８
Ｉ Ｌ Ｉ ＣＡ−ＧＬＡＳＳ）等からなったドープ源 （ＤＯＰＡＮＴ ５ＯＵＲＣＥ）をトレンチ壁面に所
定の厚さで堆積した後、その上にフォトレジストを満た
して平坦化させる。その後、後述されるが、上記トレン
チ壁面にＰ＋拡散領域を形成しようとするエッチバック
エンドポイント部分までのフォトレジスト及びＢＳＧ層
を除去した後さらに残余フォトレジストだけをみな除去
する。そして上記トレンチ内部に最終的に残されるＢＳ
Ｇ等のドープ源に熱処理工程を施し、Ｐ＋拡散領域１５
が形成される。そして残余ドープ源を除去し、トレンチ
２０の壁２０Ｃの内側面２ＯＡ上とＰウェル領域１７上
とにキャパシタ酸化膜層１３を形成する。第２図はこの
状態の断面図である。
上に、示されてはいないが公知の技術によりトレンチ形
成用マスクパターンを形成した後、上記マスクパターン
に沿ってＲＩＥエツチング技術により上記Ｐウェル領域
１７の上部面２２がらＰ型シリコン基板１の一部までト
レンチ２ｏを形成する。そして公知のフォトレジストエ
ッチバック技術を使用した選択的なドーピング方法によ
り上記トレンチ２０の壁２０Ｃの外側面２０Ｂ上にＰ
拡散領域１５を形成する。この時、上記公知のフォトレ
ジストエッチバック技術を利用してトレンチ壁面に選択
的にＰ＋拡散領域１５を形成する具体的な工程段階は図
面に示されていないが、簡単に説明すれば次の如くであ
る。即ち、ＢＳＧ（ＢＯＲＯＮ−８Ｉ Ｌ Ｉ ＣＡ−
ＧＬＡＳＳ）及びＰＳＧ （ＰＨＯ８ＰＨＯＲＯ８−８
Ｉ Ｌ Ｉ ＣＡ−ＧＬＡＳＳ）等からなったドープ源 （ＤＯＰＡＮＴ ５ＯＵＲＣＥ）をトレンチ壁面に所
定の厚さで堆積した後、その上にフォトレジストを満た
して平坦化させる。その後、後述されるが、上記トレン
チ壁面にＰ＋拡散領域を形成しようとするエッチバック
エンドポイント部分までのフォトレジスト及びＢＳＧ層
を除去した後さらに残余フォトレジストだけをみな除去
する。そして上記トレンチ内部に最終的に残されるＢＳ
Ｇ等のドープ源に熱処理工程を施し、Ｐ＋拡散領域１５
が形成される。そして残余ドープ源を除去し、トレンチ
２０の壁２０Ｃの内側面２ＯＡ上とＰウェル領域１７上
とにキャパシタ酸化膜層１３を形成する。第２図はこの
状態の断面図である。
次に、第３図について説明する。上記キャパシタ酸化膜
層１３の上にＮ型ポリシリコン１９を一定の厚さで形成
し、第１のフォトレジスト１８Ａをトレンチ２０構造に
満す。その後、上記第１のフォトレジスト１８ＡをＰウ
ェル領域１７の上部面２２の高さから間隙りだけ下方の
高さまでエッチバックする。そして上記フォトレジスト
１８Ａが残余されることにより露出された部分のＮ型ポ
リシリコン１９も除去する。第３図はこの状態の断面図
である。
層１３の上にＮ型ポリシリコン１９を一定の厚さで形成
し、第１のフォトレジスト１８Ａをトレンチ２０構造に
満す。その後、上記第１のフォトレジスト１８ＡをＰウ
ェル領域１７の上部面２２の高さから間隙りだけ下方の
高さまでエッチバックする。そして上記フォトレジスト
１８Ａが残余されることにより露出された部分のＮ型ポ
リシリコン１９も除去する。第３図はこの状態の断面図
である。
第４図はさらに次の工程を示す断面図である。
第１図に示されたＭＯＳＦＥＴ２１のドレインＮ＋領領
域形成するため、第３図の構造の上に第２のフォトレジ
スト１８Ｂをさらに満たす。そして、ドレインＮ＋領域
が形成される部分（点線で表示）の周囲の第２のフォト
レジスト１８Ｂの一部を公知の写真蝕刻法により除去し
てフォトレジストマスクパターン２３を形成する。そし
て上記フォトレジストマスクパターン２３により露出さ
れたキャパシタ酸化膜層１３を除去する。第４図はこの
状態を示す断面図である。
域形成するため、第３図の構造の上に第２のフォトレジ
スト１８Ｂをさらに満たす。そして、ドレインＮ＋領域
が形成される部分（点線で表示）の周囲の第２のフォト
レジスト１８Ｂの一部を公知の写真蝕刻法により除去し
てフォトレジストマスクパターン２３を形成する。そし
て上記フォトレジストマスクパターン２３により露出さ
れたキャパシタ酸化膜層１３を除去する。第４図はこの
状態を示す断面図である。
次に第５図について説明する。第４図の工程の後に上記
塗布された第１及び第２フオトレジスト１８Ａ及び１８
Ｂを完全に除去する。そして砒素（Ａｓ）等のＮ型不純
物でドープされたＮ型ポリ層１２からなる第１導電層を
一定の厚さで上記Ｎ型ポリシリコン１９上とＰウェル領
域１７上及び絶縁酸化膜層１１上まで全体的に形成した
後、熱処理工程をなし、上記第４図に示された点線部分
のＰウェル領域１７にドレインＮ 領域１６′を形成す
る。その後、上記砒素（Ａｓ）等のＮ型不純物でドープ
されたポリ層１２をトレンチ２０上部面の高さ、即ちＰ
ウェル領域１７の上部面２２の高さまで除去すると、結
局ドレインＮ＋領域１６′とＮ型ポリ層１２は接続され
る状態となる。
塗布された第１及び第２フオトレジスト１８Ａ及び１８
Ｂを完全に除去する。そして砒素（Ａｓ）等のＮ型不純
物でドープされたＮ型ポリ層１２からなる第１導電層を
一定の厚さで上記Ｎ型ポリシリコン１９上とＰウェル領
域１７上及び絶縁酸化膜層１１上まで全体的に形成した
後、熱処理工程をなし、上記第４図に示された点線部分
のＰウェル領域１７にドレインＮ 領域１６′を形成す
る。その後、上記砒素（Ａｓ）等のＮ型不純物でドープ
されたポリ層１２をトレンチ２０上部面の高さ、即ちＰ
ウェル領域１７の上部面２２の高さまで除去すると、結
局ドレインＮ＋領域１６′とＮ型ポリ層１２は接続され
る状態となる。
第５図はこの状態を示す断面図である。ここで注目すべ
きことは上記Ｎ型ポリシリコン１９及びＮ型ポリ層１２
はキャパシタの電荷貯蔵電極１２Ａとなる点である。
きことは上記Ｎ型ポリシリコン１９及びＮ型ポリ層１２
はキャパシタの電荷貯蔵電極１２Ａとなる点である。
次に第６図について説明する。第５図の構造の上に全体
的にＯＮＯ（ＯＸ Ｉ ＤＥ−Ｎ Ｉ ＴＲＩ ＤＯＸ
ＩＤＥ）層又は酸化膜層１４を一定の厚さで形成した後
、その上に全体的にＶＣＣ／２電極用の第１の導電物質
としてＮ型ポリ層１０Ａを満たす。その後絶縁化膜層１
１の上に形成されたＯＮＯ層又は酸化膜層１４の高さま
で上記ＶＣＣ／２電極用の第１の導電物質としてのＮ型
ポリ層１０Ａを公知のエッチバック工程で除去する。第
６図はこの状態の断面図である。
的にＯＮＯ（ＯＸ Ｉ ＤＥ−Ｎ Ｉ ＴＲＩ ＤＯＸ
ＩＤＥ）層又は酸化膜層１４を一定の厚さで形成した後
、その上に全体的にＶＣＣ／２電極用の第１の導電物質
としてＮ型ポリ層１０Ａを満たす。その後絶縁化膜層１
１の上に形成されたＯＮＯ層又は酸化膜層１４の高さま
で上記ＶＣＣ／２電極用の第１の導電物質としてのＮ型
ポリ層１０Ａを公知のエッチバック工程で除去する。第
６図はこの状態の断面図である。
第７図はさらに次の工程を示す断面図である。
トレンチ積層キャパシタ３０を基準として、絶縁酸化膜
層１１の反対側のＰウェル領域１７、ドレインＮ＋領域
１６′及びＮ型ポリ層１２の上端部２２Ａの上にＯＮＯ
層又は酸化膜層１４を介して形成されたＶＣＣ／２電極
用の上記Ｎ型ポリ層１０Ａをエッチバックし、上記Ｎ型
ポリ層の上部１０Ａ及び絶縁化膜層１１上の酸化膜層１
４の上に第２のＮ型ポリ層１０Ｂを再形成する。その後
、全体的にＬＴＯ酸化膜を形成し、公知の蝕刻工程を利
用して上記Ｎ型ポリＩＯＢ上にのみ第１絶縁層のＬＴＯ
酸化膜層８Ａを形成する。従って結果的にＶＣＣ／２電
極１０が形成される。第７図はこの状態を示す断面図で
ある。その後、絶縁酸化膜層１１の反対側に露出された
ＯＮＯ層又は酸化膜層１４とキャパシタ酸化膜層１３が
除去される。
層１１の反対側のＰウェル領域１７、ドレインＮ＋領域
１６′及びＮ型ポリ層１２の上端部２２Ａの上にＯＮＯ
層又は酸化膜層１４を介して形成されたＶＣＣ／２電極
用の上記Ｎ型ポリ層１０Ａをエッチバックし、上記Ｎ型
ポリ層の上部１０Ａ及び絶縁化膜層１１上の酸化膜層１
４の上に第２のＮ型ポリ層１０Ｂを再形成する。その後
、全体的にＬＴＯ酸化膜を形成し、公知の蝕刻工程を利
用して上記Ｎ型ポリＩＯＢ上にのみ第１絶縁層のＬＴＯ
酸化膜層８Ａを形成する。従って結果的にＶＣＣ／２電
極１０が形成される。第７図はこの状態を示す断面図で
ある。その後、絶縁酸化膜層１１の反対側に露出された
ＯＮＯ層又は酸化膜層１４とキャパシタ酸化膜層１３が
除去される。
以上の如く、本実施例ではトレンチ積層キャパシタ３０
の工程過程を上記説明と同様の順序で製造することによ
りポリ層１２とＰ 拡散領域１５との間で一つのキャパ
シタを構成し、上記キャパシタ電荷貯蔵電極とＶＣＣ／
２電極１０との間でさらに一つのキャパシタが形成され
て、実際的にドレインＮ 領域１６′では上記二つのキ
ャバシタが並列に接続されたことと同じようになる。従
って、結果的には本実施例によると （Ｒｅｓｕｌｔｉｎｇ）素子全体キャパシタ容量が大き
くなる。又、上記キャパシタ酸化膜層１３とＯＮＯ層又
は酸化膜層１４の厚さを厚くして酸化膜破壊電圧に基づ
く不良を改善させた。
の工程過程を上記説明と同様の順序で製造することによ
りポリ層１２とＰ 拡散領域１５との間で一つのキャパ
シタを構成し、上記キャパシタ電荷貯蔵電極とＶＣＣ／
２電極１０との間でさらに一つのキャパシタが形成され
て、実際的にドレインＮ 領域１６′では上記二つのキ
ャバシタが並列に接続されたことと同じようになる。従
って、結果的には本実施例によると （Ｒｅｓｕｌｔｉｎｇ）素子全体キャパシタ容量が大き
くなる。又、上記キャパシタ酸化膜層１３とＯＮＯ層又
は酸化膜層１４の厚さを厚くして酸化膜破壊電圧に基づ
く不良を改善させた。
次に、ＭＯＳＦＥＴ２１を形成する工程を、第１図を参
照して説明することにする。トレンチ積層キャパシタ３
０側面のＰウェル領域１７の上にゲート酸化膜層９が形
成される。そしてこのゲート酸化膜層９の上にＮ型ゲー
ト電極用の第２導電層であるポリ層６及びトレンチ積層
キャパシタ３０の上部に形成されたＬＴＯ酸化膜層８Ａ
の上部にゲート電極線用ポリ層６′を形成する。その後
、上記ゲート電極用ポリ層６及びゲート電極線用ポリ層
６′の上にＬＴＯ酸化膜層８Ｂを形成する。そして酸化
工程やエッチ工程の際、酸化膜が上部に成長することや
エッチされて行くことを防止するため、上記ＬＴＯ酸化
膜層８Ｂの上に窒素膜（図示せず）を形成した後、ゲー
トパターン工程により図面に示された如くゲート電極６
Ａ及びゲート電極線６Ｂを形成し、それ以外のゲート電
極ポリ層６及びゲート電極線用ポリ層６′と、ＬＴｏ酸
化膜層８Ｂを除去する。上記ゲート電極６Ａ及びゲート
電極線６Ｂを形成する工程は明細書の複雑性を避けるた
めに図面には省略したことに注目されたい。
照して説明することにする。トレンチ積層キャパシタ３
０側面のＰウェル領域１７の上にゲート酸化膜層９が形
成される。そしてこのゲート酸化膜層９の上にＮ型ゲー
ト電極用の第２導電層であるポリ層６及びトレンチ積層
キャパシタ３０の上部に形成されたＬＴＯ酸化膜層８Ａ
の上部にゲート電極線用ポリ層６′を形成する。その後
、上記ゲート電極用ポリ層６及びゲート電極線用ポリ層
６′の上にＬＴＯ酸化膜層８Ｂを形成する。そして酸化
工程やエッチ工程の際、酸化膜が上部に成長することや
エッチされて行くことを防止するため、上記ＬＴＯ酸化
膜層８Ｂの上に窒素膜（図示せず）を形成した後、ゲー
トパターン工程により図面に示された如くゲート電極６
Ａ及びゲート電極線６Ｂを形成し、それ以外のゲート電
極ポリ層６及びゲート電極線用ポリ層６′と、ＬＴｏ酸
化膜層８Ｂを除去する。上記ゲート電極６Ａ及びゲート
電極線６Ｂを形成する工程は明細書の複雑性を避けるた
めに図面には省略したことに注目されたい。
上記工程の後にゲート電極６Ａの両側のＰウェル領域１
７の上端に薄い酸化膜層を形成し、イオン注入により厚
さの薄いＮ領域のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）領域１６Ａ及び１６Ｂを形成する。
７の上端に薄い酸化膜層を形成し、イオン注入により厚
さの薄いＮ領域のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）領域１６Ａ及び１６Ｂを形成する。
そして酸化物をゲート電極及びゲート電極線の周りにさ
らに形成して異方性エツチングでゲート電極及びゲート
電極線６Ａ及び６Ｂの左右側面に各々のスペーサ８Ｃを
作り、後で形成されるべきソースＮ 領域１６を形成す
るために第３導電層であるＩ ＰＯＬＹ層７を拡散させ
る時ＬＤＤ領域１６Ａ及び１６Ｂを保護する。
らに形成して異方性エツチングでゲート電極及びゲート
電極線６Ａ及び６Ｂの左右側面に各々のスペーサ８Ｃを
作り、後で形成されるべきソースＮ 領域１６を形成す
るために第３導電層であるＩ ＰＯＬＹ層７を拡散させ
る時ＬＤＤ領域１６Ａ及び１６Ｂを保護する。
上記工程の後、ゲート電極及びゲート電極線６Ａ及び６
Ｂの上に形成された窒化膜を除去した後でマスクパター
ン工程を使用せずにソースＮ 領域を形成するためにＮ
型不純物が含まれたＩ ＰＯＬＹ層７を全体的に形成す
る。そしてソースＮ 領域が形成されるべき部分にだけ
Ｉ ＰＯＬＹ層７を一部残してゲート電極６Ａ上及びそ
れ以外の部分のＩ ＰＯＬＹ層７は除去する。そしてＩ
ＰＯＬＹ層７を熱処理してＩ ＰＯＬＹ層７内に含まれ
た不純物を拡散させることにより、ソースＮ＋領域１６
を形成する。
Ｂの上に形成された窒化膜を除去した後でマスクパター
ン工程を使用せずにソースＮ 領域を形成するためにＮ
型不純物が含まれたＩ ＰＯＬＹ層７を全体的に形成す
る。そしてソースＮ 領域が形成されるべき部分にだけ
Ｉ ＰＯＬＹ層７を一部残してゲート電極６Ａ上及びそ
れ以外の部分のＩ ＰＯＬＹ層７は除去する。そしてＩ
ＰＯＬＹ層７を熱処理してＩ ＰＯＬＹ層７内に含まれ
た不純物を拡散させることにより、ソースＮ＋領域１６
を形成する。
以上の如く本発明ではソースＮ 領域を形成する時にマ
スクパターン工程を必要としないため、マスクパターン
工程時要求されるマスク配列上の誤差による最少距離の
有効距離 （Ｔｏｌｅｒａｎｃｅ）を減らすことが出来る。
スクパターン工程を必要としないため、マスクパターン
工程時要求されるマスク配列上の誤差による最少距離の
有効距離 （Ｔｏｌｅｒａｎｃｅ）を減らすことが出来る。
次に、表面全体に第３の絶縁層であるＬＴＯ酸化膜層８
Ｄをさらに形成してゲート電極及びゲート電極線６Ａ及
び６Ｂと、次の工程で形成されるビットライン用の第４
導電層であるポリ層５とを絶縁させる。
Ｄをさらに形成してゲート電極及びゲート電極線６Ａ及
び６Ｂと、次の工程で形成されるビットライン用の第４
導電層であるポリ層５とを絶縁させる。
そして上記Ｉ ＰＯＬＹ層７上部のＬＴＯ酸化膜層８Ｄ
の一部を除去し、上記ＬＴＯ酸化膜層８Ｄの一部が除去
されたＩ ＰＯＬＹ層７上層上上ＬＴＯ酸化膜層８Ｄ上
にビットライン用の第４導電層であるポリ層５を形成し
、それをもってビットライン用ポリ層５をＩ ＰＯＬＹ
層７に直接連結させる。
の一部を除去し、上記ＬＴＯ酸化膜層８Ｄの一部が除去
されたＩ ＰＯＬＹ層７上層上上ＬＴＯ酸化膜層８Ｄ上
にビットライン用の第４導電層であるポリ層５を形成し
、それをもってビットライン用ポリ層５をＩ ＰＯＬＹ
層７に直接連結させる。
以上の如く、ゲート電極６Ａを形成する工程と、上記Ｌ
ＤＤ領域１６Ａ及び１６Ｂを形成した後、Ｎ型不純物が
ドープされたＩ ＰＯＬＹ層７を形成して熱処理するこ
とによりソースＮ＋領域１６を形成した後、ビットライ
ン用ポリ層５を形成する工程において自己整合コンタク
ト方法を使用する。
ＤＤ領域１６Ａ及び１６Ｂを形成した後、Ｎ型不純物が
ドープされたＩ ＰＯＬＹ層７を形成して熱処理するこ
とによりソースＮ＋領域１６を形成した後、ビットライ
ン用ポリ層５を形成する工程において自己整合コンタク
ト方法を使用する。
従って、ソースＮ＋領域１６形成時にマスク配列工程を
必要とせず、且つビットライン用ポリ層５を形成する時
にもコンタクト領域をゲート電極６Ａ上部まで巾広く取
られることになって、結局ＭＯＳＦＥＴの面積を減らす
ことが出来るようになる。
必要とせず、且つビットライン用ポリ層５を形成する時
にもコンタクト領域をゲート電極６Ａ上部まで巾広く取
られることになって、結局ＭＯＳＦＥＴの面積を減らす
ことが出来るようになる。
ビットライン用ポリ層５上に第４絶縁層であるドープさ
れた酸化膜層４を形成し、その上にワードラインストラ
ッピング用金属層３を形成した後、その上に保護膜層２
を形成する。いままで述べたことが本発明のＤＲＡＭセ
ルの断面図として第１図に示したことである。
れた酸化膜層４を形成し、その上にワードラインストラ
ッピング用金属層３を形成した後、その上に保護膜層２
を形成する。いままで述べたことが本発明のＤＲＡＭセ
ルの断面図として第１図に示したことである。
本発明の動作はＮ−ＭＯＳＦＥＴ２１を使用してトレン
チ積層キャパシタ３０に電荷を貯蔵したり消去したり出
来るようになる。即ち、例えばＮ−ＭＯＳＦＥＴ２１の
構造で上記トレンチ積層キャパシタ電荷を蓄積するとき
ゲート電極６Ａがワードラインを通じて選択されればソ
ース領域とドレインＮ＋領域１６及び１６′が導通する
。従って、ビットライン用ポリ層５を介して入って来た
電荷がトレンチ積層キャパシタ３０に蓄積されるので情
報が貯蔵状態となる。又、同時にゲート電極６Ａ端子が
非選択となるとトレンチ積層キャパシタ３０の電荷は続
けて貯蔵状態に維持される。
チ積層キャパシタ３０に電荷を貯蔵したり消去したり出
来るようになる。即ち、例えばＮ−ＭＯＳＦＥＴ２１の
構造で上記トレンチ積層キャパシタ電荷を蓄積するとき
ゲート電極６Ａがワードラインを通じて選択されればソ
ース領域とドレインＮ＋領域１６及び１６′が導通する
。従って、ビットライン用ポリ層５を介して入って来た
電荷がトレンチ積層キャパシタ３０に蓄積されるので情
報が貯蔵状態となる。又、同時にゲート電極６Ａ端子が
非選択となるとトレンチ積層キャパシタ３０の電荷は続
けて貯蔵状態に維持される。
且つ、電荷を消去するときはゲート電極６Ａが選択され
てソース及びドレインＮ＋領域１６及び１６′は導通す
る。従って、ソースＮ＋領域に連結されたビットライン
用ポリ層５に低い電圧が印加されるとき、トレンチ積層
キャパシタ３０に蓄積された電荷がドレインＮ＋領域１
６′及びソースＮ＋領域１６を介してビットライン用ポ
リ層５の方向に電荷が放電されてトレンチ積層キャパシ
タ３０は“零”の状態となる。
てソース及びドレインＮ＋領域１６及び１６′は導通す
る。従って、ソースＮ＋領域に連結されたビットライン
用ポリ層５に低い電圧が印加されるとき、トレンチ積層
キャパシタ３０に蓄積された電荷がドレインＮ＋領域１
６′及びソースＮ＋領域１６を介してビットライン用ポ
リ層５の方向に電荷が放電されてトレンチ積層キャパシ
タ３０は“零”の状態となる。
本実施例によれば、従来の５ＤＴ（ＳｉｄｅＷａｌｌ
Ｄｏｐｅｄ Ｔｒｅｎｃｈ）構造に、トレンチ内部
のキャパシタ酸化膜層が積層構造に形成された積層キャ
パシタを形成しているので、キャパシタ酸化膜層が単層
構造であった時のキャパシタ容量に比べて２倍の容量が
得られる。なお、上記キャパシタ酸化膜厚さの調節によ
り酸化膜破壊電圧を高めることが出来る。又、本実施例
はＭＯＳＦＥＴのドレインＮ＋領域とキャパシタ電荷貯
蔵電極との間の接続をシリコン基板内部で施す。
Ｄｏｐｅｄ Ｔｒｅｎｃｈ）構造に、トレンチ内部
のキャパシタ酸化膜層が積層構造に形成された積層キャ
パシタを形成しているので、キャパシタ酸化膜層が単層
構造であった時のキャパシタ容量に比べて２倍の容量が
得られる。なお、上記キャパシタ酸化膜厚さの調節によ
り酸化膜破壊電圧を高めることが出来る。又、本実施例
はＭＯＳＦＥＴのドレインＮ＋領域とキャパシタ電荷貯
蔵電極との間の接続をシリコン基板内部で施す。
従って従来の技術のように上記ドレインＮ＋領域とキャ
パシタ電荷貯蔵用電極を接続する時に必要となるコンタ
クト面積が不要となる。
パシタ電荷貯蔵用電極を接続する時に必要となるコンタ
クト面積が不要となる。
なお且つ、自己整合コンタクト（Ｓｅｌｆ−Ａｌｉｇｎ
ｅｄ Ｃｏｎｔａｃｔ）工程を利用してビットライン
用ポリ層のコンタクトとＭＯＳＦＥＴの各電極間の距離
を最少化させた。
ｅｄ Ｃｏｎｔａｃｔ）工程を利用してビットライン
用ポリ層のコンタクトとＭＯＳＦＥＴの各電極間の距離
を最少化させた。
上記の如き効果等によって、ホルト
（Ｆｏｌｄｅｄ）ビット線配列方式を使用したセル構造
の中で横方向のビットライン用ポリ層の長さを最少化し
た設計が計られる。
の中で横方向のビットライン用ポリ層の長さを最少化し
た設計が計られる。
即ち、ホルトビット線配列方式では単位セル内に必ず二
つのＭＯＳＦＥＴ電極が必要となり、セルの大きさを最
少化させるためにはこの二つのＭＯＳＦＥＴの距離及び
巾を最少工程パターンの大きさに設計しなければならな
い。ここで最少工程パターンの大きさとは写真現像 （Ｌｉ ｔｈｏｇｒａｐｈｙ）を使用してパターンを最
少の大きさにさせ得る大きさを云う。例えば、最少工程
のパターン大きさをＸとすると単位セルの横方向全体長
さは４Ｘとなり、単位セルの縦方向（ワードライン方向
）の長さをＹとすると結局単位セルの面積Ａは横長さと
縦長さとの積となる。
つのＭＯＳＦＥＴ電極が必要となり、セルの大きさを最
少化させるためにはこの二つのＭＯＳＦＥＴの距離及び
巾を最少工程パターンの大きさに設計しなければならな
い。ここで最少工程パターンの大きさとは写真現像 （Ｌｉ ｔｈｏｇｒａｐｈｙ）を使用してパターンを最
少の大きさにさせ得る大きさを云う。例えば、最少工程
のパターン大きさをＸとすると単位セルの横方向全体長
さは４Ｘとなり、単位セルの縦方向（ワードライン方向
）の長さをＹとすると結局単位セルの面積Ａは横長さと
縦長さとの積となる。
即ち、式に表わせば
Ａ−４ＸφＹ拳１拳１（１）
となる。
この（１）式でＹ方向をも最少工程パターン大きさで設
計すれば（例えば第１図の平面図で、示されてはいない
が動作領域（Ａｃｔｉｖｅ）と絶縁領域を各々Ｘに設計
すると仮定すれば）、Ｙ−２・Ｘ ・・−−−−（２
） となる。
計すれば（例えば第１図の平面図で、示されてはいない
が動作領域（Ａｃｔｉｖｅ）と絶縁領域を各々Ｘに設計
すると仮定すれば）、Ｙ−２・Ｘ ・・−−−−（２
） となる。
結局、本発明によるとホルトピッド線配列方式の最少大
きさの単位セル面積は Ａ−４Ｘ・２Ｘ−８Ｘ拳・（３） で表わすことが出来る。
きさの単位セル面積は Ａ−４Ｘ・２Ｘ−８Ｘ拳・（３） で表わすことが出来る。
即ち、例えば最少工程パターンの大きさが１．０μｍで
あれば面積Ａは、Ａ＝ （４，１，ｃｚｍ）（２，１μ
ｍ）−８μｍ２に設計することが出来、最少工程パター
ン大きさが０．５μｍであるとすればＡ−（４・０．５
μｍ） （２・０．５μｍ）−２μｍ２に設計され
得ることが判る。
あれば面積Ａは、Ａ＝ （４，１，ｃｚｍ）（２，１μ
ｍ）−８μｍ２に設計することが出来、最少工程パター
ン大きさが０．５μｍであるとすればＡ−（４・０．５
μｍ） （２・０．５μｍ）−２μｍ２に設計され
得ることが判る。
参考までに、本明細書ではＰ型シリコン基板にＰ型ウェ
ル領域を形成する過程だけに対して説明して来たが、Ｐ
型シリコン基板上にＮ型ウェル領域を形成し、その上に
Ｐ型ＭＯＳＦＥＴを形成する過程にも適用され得る。
ル領域を形成する過程だけに対して説明して来たが、Ｐ
型シリコン基板上にＮ型ウェル領域を形成し、その上に
Ｐ型ＭＯＳＦＥＴを形成する過程にも適用され得る。
以上のように本発明のＤＲＡＭセルおよびその製造方法
によれば、トレンチにおいて２つのキャパシタが並列に
接続された構造となっているため、与えられた面積の中
でキャパシタ容量を大きくすることができる。
によれば、トレンチにおいて２つのキャパシタが並列に
接続された構造となっているため、与えられた面積の中
でキャパシタ容量を大きくすることができる。
また、本発明の製造方法によれば、上記のＤＲＡＭを製
造することができ、また、自己整合コンタクト工程を利
用することにより、セル面積を一層小さくすることがで
き、高集積化に寄与することができる。
造することができ、また、自己整合コンタクト工程を利
用することにより、セル面積を一層小さくすることがで
き、高集積化に寄与することができる。
第１図は本発明によって製造されたＳＤＴＡＳ構造を有
するＤＲＡＭセルの断面図、第２図乃至第７図は本発明
によるＳＤＴＡＳ構造を有するＤＲＡＭセルの工程過程
を詳細に説明する断面図であり、第２図はシリコン基板
内にトレンチを形成し、トレンチの壁の外側面上にＰ＋
拡散領域を形成し、且つトレンチ壁の内側面上にキャパ
シタ酸化膜層を形成した状態の断面図、第３図は上記キ
ャパシタ酸化膜層が形成されたトレンチ上にポリシリコ
ンを形成し、トレンチ内部にフォトレジストを形成した
状態の断面図、第４図は第３図の工程に次いで全体的に
さらにフォトレジストを塗布した後、−足部分除去して
トレンチに隣接しているゲート酸化膜層の一部とキャパ
シタ酸化膜層の一部とを除去した状態の断面図、第５図
は上記フォトレジストを塗布した後、トレンチ内部にポ
リ層を一定の厚さで形成した状態の断面図、第６図は上
記ポリ層表面を含む表面全体に酸化膜を形成し、その上
にポリ層を満たした状態の断面図、第７図は上記ポリ層
の上にＬＴＯ酸化膜層を形成した状態の断面図である。 １・・・Ｐ型シリコン基板、２・・・保護膜層、３・・
・金属層、４・・・ドープされた酸化膜層、５・・・ビ
ットライン用ポリ層、６及び６′・・・ゲート電極及び
ゲート電極線用ポリ層、７・・川ＰＯＬＹ （ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＰＯＬＹ）層、
８・・・ＬＴＯ（ＬＯＷ ＴＥＭＰＥＲＡＴＵＲＥ ０ＸＩＤＥ）酸化膜層、９
・・・ゲート酸化膜層、１０・・・Ｖ ＣＣ／２電極用
ポリ層、１１・・・絶縁酸化膜層、１２・・・ポリ層、
１３・・・キャパシタ酸化膜層、１４・・・ＯＮＯ層又
は酸化膜層、１５・・・Ｐ 拡散領域、１６及び１６′
・・・ソース及びドレインＮ＋領域、１７・・・ＰＷＥ
ＬＬ領域、１８・・・フォトレジスト、１９・・・Ｎ型
ポリシリコン。
するＤＲＡＭセルの断面図、第２図乃至第７図は本発明
によるＳＤＴＡＳ構造を有するＤＲＡＭセルの工程過程
を詳細に説明する断面図であり、第２図はシリコン基板
内にトレンチを形成し、トレンチの壁の外側面上にＰ＋
拡散領域を形成し、且つトレンチ壁の内側面上にキャパ
シタ酸化膜層を形成した状態の断面図、第３図は上記キ
ャパシタ酸化膜層が形成されたトレンチ上にポリシリコ
ンを形成し、トレンチ内部にフォトレジストを形成した
状態の断面図、第４図は第３図の工程に次いで全体的に
さらにフォトレジストを塗布した後、−足部分除去して
トレンチに隣接しているゲート酸化膜層の一部とキャパ
シタ酸化膜層の一部とを除去した状態の断面図、第５図
は上記フォトレジストを塗布した後、トレンチ内部にポ
リ層を一定の厚さで形成した状態の断面図、第６図は上
記ポリ層表面を含む表面全体に酸化膜を形成し、その上
にポリ層を満たした状態の断面図、第７図は上記ポリ層
の上にＬＴＯ酸化膜層を形成した状態の断面図である。 １・・・Ｐ型シリコン基板、２・・・保護膜層、３・・
・金属層、４・・・ドープされた酸化膜層、５・・・ビ
ットライン用ポリ層、６及び６′・・・ゲート電極及び
ゲート電極線用ポリ層、７・・川ＰＯＬＹ （ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＰＯＬＹ）層、
８・・・ＬＴＯ（ＬＯＷ ＴＥＭＰＥＲＡＴＵＲＥ ０ＸＩＤＥ）酸化膜層、９
・・・ゲート酸化膜層、１０・・・Ｖ ＣＣ／２電極用
ポリ層、１１・・・絶縁酸化膜層、１２・・・ポリ層、
１３・・・キャパシタ酸化膜層、１４・・・ＯＮＯ層又
は酸化膜層、１５・・・Ｐ 拡散領域、１６及び１６′
・・・ソース及びドレインＮ＋領域、１７・・・ＰＷＥ
ＬＬ領域、１８・・・フォトレジスト、１９・・・Ｎ型
ポリシリコン。
Claims (1)
- 【特許請求の範囲】 １、Ｐウェル領域が形成されたＰ型シリコン基板と、 上記Ｐウェル領域を通じてＰ型シリコン基板の一部まで
形成され、内側面と外側面とを有する壁を備えたトレン
チと、 トレンチの片側の上端一部を除く内側面上に形成された
キャパシタ酸化膜層と、 上記キャパシタ酸化膜層が一部除去された部分とは反対
側のトレンチ近傍のＰウェル領域に形成された素子分離
用絶縁酸化膜層と、 上記キャパシタ酸化膜の上にＰウェル領域の上部面の高
さまで形成されたキャパシタ電荷貯蔵電極と、上記キャ
パシタ電荷貯蔵電極上及び上記絶縁酸化膜層上に形成さ
れた酸化膜により上記キャパシタ電荷貯蔵電極と絶縁さ
れた状態で上記トレンチと絶縁酸化膜層の上に形成され
るＶ＿Ｃ＿Ｃ／２電極とからなるトレンチ積層キャパシ
タと、上記トレンチの壁の外側面に上記Ｐウェル領域の
一部及びＰ型シリコン基板の一部にまとめて形成された
Ｐ＾＋拡散領域と、 上記Ｖ＿Ｃ＿Ｃ／２電極上に形成された第１絶縁層と、 上記第１絶縁層上に形成されたゲート電極線と、ゲート
電極並びに各々ＬＤＤ領域を含むソース及びドレインＮ
＾＋領域を有し、上記トレンチ近傍のＰウェル領域上の
ゲート酸化膜上に形成されたＮ型ＭＯＳＦＥＴと、 上記ゲート電極及びゲート電極線の両側に各々形成され
た酸化膜スペーサと、 上記ゲート電極及びゲート電極線の上に形成された第２
絶縁層と、 上記ソースＮ＾＋領域の上から上記ゲート電極上の第２
絶縁層の上の一部まで形成された第３導電層と、 上記ソースＮ＾＋領域上の第３導電層上の一部を除いて
全体的に形成された第３絶縁層と、 上記第３絶縁層上に形成され、上記ソースＮ＾＋領域上
の上記第３導電層に接続されるビットライン用第４導電
層と、 上記ビットライン用第４導電層上に形成された第４絶縁
層と、 上記ドープされた酸化膜層上に形成された金属層及び保
護層を具備するＳＤＴＡＳ構造を有するＤＲＡＭセル。 ２、上記キャパシタ電荷貯蔵電極は、 上記トレンチ壁の内側面上のキャパシタ酸化膜層上に形
成されたＮ型ポリシリコンと、上記Ｎ型ポリシリコン上
端にＰウェル領域の上部面の高さまで形成されたＮ型第
１導電層を備え、それによって上記キャパシタ酸化膜層
の一部が除去されたトレンチの上端内側面の一部を通じ
て電気的にドレインＮ＾＋領域に接続されたことを特徴
とする請求項１に記載のＳＤＴＡＳ構造を有するＤＲＡ
Ｍセル。 ３、上記Ｖ＿Ｃ＿Ｃ／２電極は、 絶縁酸化膜上に形成された酸化膜層の高さまで上記トレ
ンチに満たされた第１の導電物質と、上記第１の導電物
質の上面及び絶縁酸化膜上の酸化膜層の上面に形成され
た第２の導電物質からなることを特徴とする請求項１に
記載のＳＤＴＡＳ構造を有するＤＲＡＭセル。 ４、上記キャパシタ電荷貯蔵電極上と絶縁酸化膜層上と
に形成された酸化膜層はＯＮＯ層を含むことを特徴とす
る請求項１に記載のＳＤＴＡＳ構造を有するＤＲＡＭセ
ル。 ５、上記ゲート電極及びゲート電極線のそれぞれの両側
に形成された酸化膜スペーサと第１、第２及び第３絶縁
層とは互いに接続され、それによって上記ゲート電極及
びゲート電極線がビットライン用第４導電層とは絶縁さ
れたことを特徴とする請求項１に記載のＳＤＴＡＳ構造
を有するＤＲＡＭセル。 ６、上記Ｐ型シリコン基板にＮウェル領域が形成され、
上記Ｎウェル領域の上にＰ型ＭＯＳＦＥＴが形成され、
上記選択的にドープされた拡散領域はＮ型であり、上記
キャパシタ電荷貯蔵電極とＶ＿Ｃ＿Ｃ／２電極を成す導
電物質はＰ型であることを特徴とする請求項１に記載の
ＳＤＴＡＳ構造を有するＤＲＡＭセル。 ７、ＳＤＴＡＳ構造を有するＤＲＡＭセルの製造方法で
あって、 Ｐ型シリコン基板の上部にＰウェル領域を形成する工程
と、 上記Ｐウェル領域の上部一部に、素子分離用絶縁酸化膜
層を形成する工程と、 上記絶縁酸化膜層近傍のＰ型ウェル領域の上部面からＰ
型シリコン基板の一部まで内側面及び外側面を有する壁
を備えたトレンチを形成する工程と、 フォトレジストエッチバック工程により上記トレンチ壁
の外側面の上記Ｐウェル領域及びＰ型シリコン基板の一
部に選択的にドープされたＰ＾＋拡散領域を形成する工
程と、 上記トレンチの壁の内側面上とＰウェル領域上にキャパ
シタ酸化膜層を形成する工程と、 熱処理工程によりＮ型第１導電層内に含まれた不純物を
拡散させて上記素子分離用絶縁酸化膜層の反対側のトレ
ンチ近傍のＰウェル領域にドレインＮ＾＋領域を形成す
る工程と、 上記トレンチの壁の内側面上にキャパシタ酸化膜層と、
上記キャパシタ酸化膜層の一部が除去されたトレンチの
壁の上端の内側面の一部を通じて上記ドレインＮ＾＋領
域に接続されたキャパシタ電荷貯蔵電極と、その全体表
面に形成されたＯＮＯ層により互いに絶縁されて形成さ
れたＶ＿Ｃ＿Ｃ／２電極からなるトレンチ積層キャパシ
タを形成する工程と、 上記Ｖ＿Ｃ＿Ｃ／２電極上に第１絶縁層を形成する工程
と、 上記絶縁酸化膜層の反対側のウェル領域上に形成された
キャパシタ酸化膜層と、上記キャパシタ酸化膜層上、ド
レインＮ＾＋領域上、及び上記キャパシタ電荷貯蔵電極
の上部面上に形成されたＯＮＯ層を除去する工程と、 上記絶縁酸化膜層の反対側のトレンチ近傍のＰウェル領
域上に形成され、上面には第２絶縁層が形成されたゲー
ト電極を形成し、上記トレンチ上の第１絶縁層の上には
上面に第２絶縁層が形成されたゲート電極線を形成する
工程と、 上記ゲート電極の両側面近傍のＰウェル領域内にイオン
注入工程によりＬＤＤ領域を形成する工程と、 上記ゲート電極及びゲート電極線のそれぞれの両側に酸
化膜スペーサを形成する工程と、 後で形成されるべきソースＮ＾＋領域上と、第２絶縁層
が形成されたゲート電極上の一部に第３導電層を形成す
る工程と、 熱処理工程により上記第３導電層内に含まれた不純物を
Ｐウェル領域に拡散させてソースＮ＾＋領域を形成する
工程と、 全体表面上に第３絶縁層を形成し、ソース電極上の第３
導電層上に形成される第３絶縁層の一部を除去する工程
と、 上記第３絶縁層が一部除去された第３導電層上と上記第
３絶縁層上にビットライン用第４導電層を形成し、それ
によって上記ソースＮ＾＋領域をビットライン用第４導
電層に接続する工程と、上記ビットライン用第４導電層
上に全体的に第４絶縁層を形成する工程と、 上記第４絶縁層上に金属層を形成し、その後上記金属層
上及び第４絶縁層上に保護層を形成する工程とを含むこ
とを特徴とするＳＤＴＡＳ構造を有するＤＲＡＭセルの
製造方法。 ８、上記フォトレジストエッチバック工程を使用して選
択的なＰ＾＋拡散領域を形成する工程は、上記トレンチ
壁の内側面上に不純物ドープ源を堆積する工程と、 上記トレンチにフォトレジストを満たした後、所望のエ
ッチバックエンドポイントまで上記フォトレジストを選
択的にエッチバックする工程と、上記フォトレジストの
選択的エッチングにより露出された部分の不純物ドープ
源を除去する工程と、 上記残余のフォトレジストを除去する工程と、上記残余
の不純物のドープ源の熱処理によりトレンチ壁の外側面
上に選択的なＰ＾＋拡散領域を形成する工程と、 上記トレンチから残余の不純物ドープ源を除去する工程
とを含むことを特徴とする請求項７に記載のＳＤＴＡＳ
構造を有するＤＲＡＭセルの製造方法。 ９、上記ドレインＮ＾＋領域を形成する工程は、上記キ
ャパシタ酸化膜層上にＮ型ポリシリコン膜を形成する工
程と、 上記Ｎ型ポリシリコン膜が形成されたトレンチに第１の
フォトレジストを満たし、Ｐウェル領域の上部面の高さ
から間隔Ｄだけ下方の高さまで上記第１のフォトレジス
トを除去し、それによって露出された上記Ｎ型ポリシリ
コン膜を除去する工程と、 上記Ｐウェル領域上に形成されたキャパシタ酸化膜上と
上記トレンチ内に満たされた第１のフォトレジスト上及
び絶縁酸化膜層上にさらに第２のフォトレジストを満た
す工程と、 ドレインＮ＾＋領域を形成することが出来るように第２
のフォトレジストの一部をエッチしてフォトレジストマ
スクパターンを形成する工程と、上記フォトレジストマ
スクパターンにより露出されたキャパシタ酸化膜層を除
去し、上記残余の第１及び第２のフォトレジストを完全
に除去する工程と、 上記Ｎ型ポリシリコン膜上と、キャパシタ酸化膜層が一
部除去されたＰウェル領域上及びＰウェル領域上に形成
されたキャパシタ酸化膜層上にＮ型第１導電層を形成す
る工程と、 熱処理工程により上記Ｎ型第１導電層に含有された不純
物を拡散させて上記キャパシタ酸化膜が一部除去された
Ｐウェル領域内にドレインＮ＾＋領域を形成する工程を
含むことを特徴とする請求項７に記載のＳＤＴＡＳ構造
を有するＤＲＡＭセルの製造方法。 １０、上記キャパシタ電荷貯蔵電極とＶ＿Ｃ＿Ｃ／２電
極とを有するトレンチ積層キャパシタを形成する工程は
、 上記ドレインＮ＾＋領域を形成した後、Ｎ型第１導電層
をＰウェル領域の上部面の高さまで除去して、それによ
ってキャパシタ電荷貯蔵電極を形成する工程と、 表面全体にＯＮＯ層を形成する工程と、 上記ＯＮＯ層が形成されたＰウェル領域上、ドレインＮ
＾＋領域上、Ｎ型第１導電層上及びトレンチにＶ＿Ｃ＿
Ｃ／２電極用の第１の導電物質を満たす工程と、 上記絶縁酸化膜層の反対側のＰウェル領域上、ドレイン
Ｎ＾＋領域上及びＮ型第１導電層上に形成されたＯＮＯ
層が露出されるように上記Ｎ型第１の導電物質をエッチ
バックする工程と、 上記トレンチに満たされたＮ型第１の導電物質上端面と
、ＯＮＯ層が形成された上記絶縁酸化膜層上端面にＮ型
第２の導電物質を形成して、それによってＶ＿Ｃ＿Ｃ／
２電極を形成する工程とを含むことを特徴とする請求項
７に記載のＳＤＴＡＳ構造を有するＤＲＡＭセルの製造
方法。 １１、上記ソースＮ＾＋領域を形成する工程と、第３導
電層を通じて上記ソースＮ＾＋領域に接続されるビット
ライン用第４導電層を形成する工程は自己整合コンタク
ト工程が用いられていることを特徴とする請求項７に記
載のＳＤＴＡＳ構造を有するＤＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-12242 | 1988-09-22 | ||
| KR1019880012242A KR910007181B1 (ko) | 1988-09-22 | 1988-09-22 | Sdtas구조로 이루어진 dram셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02128467A true JPH02128467A (ja) | 1990-05-16 |
| JP2534777B2 JP2534777B2 (ja) | 1996-09-18 |
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ID=19277933
Family Applications (1)
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| Country | Link |
|---|---|
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| JP (1) | JP2534777B2 (ja) |
| KR (1) | KR910007181B1 (ja) |
| DE (1) | DE3931711C2 (ja) |
| GB (1) | GB2223623B (ja) |
| IT (1) | IT1234467B (ja) |
| NL (1) | NL195039C (ja) |
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| RU2082258C1 (ru) * | 1991-08-14 | 1997-06-20 | Сименс АГ | Схемная структура с по меньшей мере одним конденсатором и способ ее изготовления |
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