DE10152896A1 - Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat mit verbessertem Trenchbereich-Füllkonzept - Google Patents
Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat mit verbessertem Trenchbereich-FüllkonzeptInfo
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Abstract
Die Erfindung schafft ein Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat (100), bei dem Trenchbereiche (104) von Speicherzellen eine vorgebbare Struktur aufweisen, wobei die Trenchbereiche (104) in das Substrat (100) geätzt werden, die Trenchbereiche (104) mit einem Polysiliziummaterial und einem Siliziumdioxidmaterial aufgefüllt werden, so dass an den Positionen der Trenchbereiche Speicherzellenkapazitäten ausgebildet werden, das mit den Speicherzellenkapazitäten versehene Substrat derart geätzt wird, dass Bereiche oberhalb der Speicherzellen freigelegt werden, die Gesamtfläche des Substrats derart beschichtet wird, dass eine planare Oberfläche des Substrats bereitgestellt wird, ein Gate-Leitungsschicht-Füllbereich über der Gesamtfläche des Substrats abgeschieden wird und der Gate-Leitungsschicht-Füllbereich (105) zum Freilegen eines aktiven Bereiches (102) und eines Gate-Leitungsfülllochs (103) geätzt wird, wobei die Trenchbereiche (104) von Speicherzellen ein durchgängiges, regelmäßiges Raster in einer oder zwei Raumrichtungen in der Ebene des Substrats aufweisen.
Description
- Die vorliegende Erfindung betrifft eine robuste Prozessierung von Mikroelektronik-Chips, und betrifft insbesondere ein Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat, bei dem Trenchbereiche von Speicherzellen in einer vorgebbaren Anordnung strukturierbar sind.
- Um mikroelektronische Schaltungen bzw. allgemein Chips zu prozessieren, werden unterschiedliche Lithographieebenen eingesetzt und verarbeitet, wobei in jeder dieser unterschiedlichen Lithographieebenen Füllstrukturen anzuordnen sind. Diese Füllstrukturen sind elektrisch nicht aktiv und dienen dazu, eine Homogenität von an der Chip-Herstellung beteiligten Prozessen über den Chip bzw. über den Wafer oder das Substrat sicherzustellen. Weiterhin sollen Mikro- und Makroladungseffekte verringert werden.
- Für eine robuste Prozessierung von elektronischen Schaltungseinheiten, beispielsweise Speicherzellen, auf Substraten bzw. Wafern sind Füllstrukturen in mehreren Ebenen erforderlich. Ein Problem hierbei ist eine Gleichförmigkeit einer Bearbeitung, d. h. beispielsweise eines Aufbringens von Schichten, eines Auffüllens von tiefer liegenden Bereichen, eines Ätzens von Bereichen auf dem Substrat etc., über dem gesamten Substrat.
- Weiterhin ist es wichtig, dass Mikro- und Makroladungseffekte so weit wie möglich verringert werden. Insbesondere für Speicherzellen auf der Basis kapazitiver Effekte, d. h. für Speicherzellenkapazitäten, werden Trenchbereiche ("Grabenbereiche") gefertigt, die an eine Prozessierung erhöhte Anforderungen stellen. Insbesondere dann, wenn sehr wenige Trenchbereiche bzw. unregelmäßig angeordnete Trenchbereiche auf einem Substrat vorhanden sind, wird eine Steuerung eines Prozesses zum Füllen bzw. zum Verarbeiten dieser Trenchbereiche äußerst komplex, teuer und technologisch schwierig. Aus diesem Grunde gibt es, wie untenstehend beschrieben werden wird, Auslegungsregeln für Schaltungseinheiten auf einem Substrat, die unter anderem eine minimale Dichte an Trenchbereichen von 5% (bezogen auf die Gesamtfläche) erfordern.
- In nachteiliger Weise sind Trenchbereich-Füllkonzepte für eine hohe Trenchbereichdichte nicht optimiert, d. h. herkömmliche Verfahren nutzen nur etwa 5%-10% eines Füllgebietes für Trenchbereiche aus, verglichen mit 22,5% eines Zellengebietes. Unterschiedliche eDRAM-Produkte (DRAM = Dynamic Random Access Memory) mit kleinen DRAMs erfordern große nicht- aktive Bereiche für eine Trenchbereichfüllung, um eine ausreichende Trenchbereichdichte zu erreichen.
- Fig. 1 zeigt eine herkömmliche Anordnung von Trenchbereichen 104 im Füllbereich auf einem Substrat 100, wobei eine Füllgebiet-Einheitszelle 101 gezeigt ist. Beispielhaft sind in Fig. 1 zwei Trenchbereiche 104 gezeigt, die benachbart zu einem auf einem Gate-Leitungsfüllloch 103 angeordneten aktiven Bereich 102 angeordnet sind. Hierbei gibt es entsprechend den Auslegungsregeln zur Prozessierung der entsprechenden Substrate vorgegebene Strukturgrößen. Eine Einheitszelle 101, wie sie in Fig. 1 veranschaulicht ist, wird beispielsweise in C9DD1 und C10DD0 eingesetzt. Die wesentlichen Auslegungsregeln lauten wie folgt:
- a) eine Trenchbereichgröße wird auf 200 nm × 360 nm festgelegt;
- b) eine minimale Beabstandung eines Trenchbereiches zu einem benachbarten Trenchbereich beträgt minimal 200 nm, wenn lange Rechteckseiten aneinandergrenzen, und 360 nm, wenn schmale Rechteckseiten aneinandergrenzen, unter der Voraussetzung, dass eine parallel zu einer Substratfläche angeordnete Querschnittsfläche des Trenchbereiches eine Rechteckform aufweist, wobei ein Abstand von 320 nm aufrecht zu erhalten ist, wenn eine schmale Rechteckseite an eine lange Rechteckseite angrenzt;
- c) die Größe des Gate-Leitungsfülllochs beträgt 800 nm × 800 nm, wobei diese Auslegungsregel nicht strikt festgelegt ist; und
- d) eine Beabstandung eines aktiven Bereiches zu einem Trenchbereich beträgt 160 nm, wobei keine Überlappung auftreten darf.
- In nachteiliger Weise wird in der in Fig. 1 gezeigten, herkömmlichen Einheitszelle 101 lediglich ein Anteil von 10,0% der Gesamtfläche für die beiden gezeigten Trenchbereiche 104 ausgenutzt. Weiterhin beträgt der Anteil des Gate- Leitungsfülllochs 44,4%, während der Anteil des aktiven Bereiches bei 21,8% liegt.
- Es ist somit ein wesentlicher Nachteil von herkömmlichen Einheitszellen-Anordnungen, dass eine geringe Trenchbereichdichte aufrecht erhalten wird, und dass weiterhin Mikro- und Makroladungseffekte einen nachteiligen Einfluss auf die Prozessierung und das Schaltungsverhalten aufweisen.
- In nachteiliger Weise kann bei herkömmlichen Anordnungen weiterhin keine ausreichend homogene Struktur über die Oberfläche des Wafers aufrecht erhalten werden. Somit ergibt sich in nachteiliger Weise eine unzureichende Planarität für eine Lithographie sowie für auszuführende Ätz- und Beschichtungsprozesse.
- Es ist somit ein weiterer Nachteil vorliegender Verfahren zum Auslegen einer Einheitszelle, dass große Flächen mit nicht- aktiven Bereichen belegt sind.
- Es ist somit eine Aufgabe der vorliegenden Erfindung, eine ausreichend hohe Dichte an Trenchbereichen bereitzustellen, so dass eine möglichst gleichförmige Strukturdichte über dem Substrat zu einer Vereinfachung einer Prozessierung des Substrats erreicht wird.
- Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren gelöst. Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
- Ein wesentlicher Gedanke der Erfindung besteht darin, ein neues Konzept für die Ebenen des Trenchbereiches, des aktiven Bereiches und des Gate-Leitungsschicht-Füllbereiches derart bereitzustellen, dass eine möglichst homogene Verteilung von Füllstrukturen über dem Wafer erhalten werden.
- Es ist somit ein Vorteil der vorliegenden Erfindung, dass eine bessere Fertigbarkeit von Mikroelektronik-Chips sowie stabilere Prozesse erreicht werden. Es ist zweckmäßig, dass durch das erfindungsgemäße Verfahren ein Füllkonzept für den Gate-Leitungsschicht-Füllbereich und den aktiven Bereich optimiert werden, wobei eine Trenchbereichfüllung eingeschlossen ist.
- Das erfindungsgemäße Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat, bei dem Trenchbereiche von Speicherzellen eine vorgebbare Struktur aufweisen, weist im Wesentlichen die folgenden Schritte auf:
- a) Ätzen der Trenchbereiche in das Substrat;
- b) Auffüllen der Trenchbereiche mit einem Polysiliziummaterial und einem Siliziumdioxidmaterial derart, dass an den Positionen der Trenchbereiche Speicherzellenkapazitäten ausgebildet werden;
- c) Ätzen des mit den Speicherzellenkapazitäten versehenen Substrats derart, dass Bereiche oberhalb der Speicherzellenkapazitäten sowie Bereiche um die Speicherzellenkapazitäten herum freigelegt werden;
- d) Beschichten der Gesamtfläche des Substrats derart, dass eine planare Oberfläche des Substrats bereitgestellt wird;
- e) Abscheiden eines Gate-Leitungsschicht-Füllbereiches über der Gesamtfläche des Substrats; und
- f) Ätzen des Gate-Leitungsschicht-Füllbereiches zum Freilegen eines aktiven Bereiches und eines Gate-Leitungsfülllochs.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
- Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung weisen die Trenchbereiche von Speicherzellen eine Struktur auf, die einem durchgängigen, regelmäßigen Raster in einer Raumrichtung in der Ebene des Substrats entspricht, wodurch in vorteilhafter Weise eine gleichförmige Strukturdichte von Trenchbereichen über dem Chip bereitgestellt wird.
- Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weisen die Trenchbereiche von Speicherzellen eine Struktur auf, die einem durchgängigen, regelmäßigen Raster in zwei Raumrichtungen in der Ebene des Substrats entspricht, wobei in vorteilhafter Weise eine gleichförmige Strukturdichte über dem Substrat erreicht wird und eine einfache Prozessierbarkeit gewährleistet ist.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind die parallel zur Oberfläche des Substrats liegenden Querschnittsflächen der Trenchbereiche rechteckförmig ausgebildet und weisen eine typische Querschnittsdimension von 360 nm (Nanometer) × 200 nm bzw. eine der Technologiegeneration entsprechende Dimension der Speicherbereiche auf.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind die parallel zur Oberfläche des Substrats liegenden Querschnittsflächen der Trenchbereiche quadratisch ausgebildet, wodurch in vorteilhafter Weise ein durchgängiges, regelmäßiges Raster in zwei Raumrichtungen in der Ebene des Substrats strukturierbar ist.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird zum Herstellen von elektronischen Schaltungseinheiten auf dem Substrat eine standardisierte Prozessierung eingesetzt, wobei die Trenchbereiche von Speicherzellen eine vorgebbare Struktur aufweisen.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird zum Herstellen von elektronischen Schaltungseinheiten auf dem Substrat ein stabiler Herstellungsprozess bereitgestellt, wobei die Trenchbereiche von Speicherzellen eine vorgebbare Struktur aufweisen.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden die Trenchbereiche auf eine Tiefe von 7 bis 8 Mikrometer (µm) geätzt bereitgestellt.
- Gemäß noch einer weiteren bevorzugten Weiterbildung wird eine vorgebbare, hohe laterale Dichte von Trenchbereichen auf dem Substrat bereitgestellt.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird zweckmäßigerweise eine verbesserte Planarität erreicht, indem die Anordnung der Trenchbereiche von Speicherzellen in einer Struktur, die ein durchgängiges, regelmäßiges Raster in einer oder zwei Raumrichtungen hin der Ebene des Substrats aufweist, bereitgestellt.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind die Fülleigenschaften in den Trenchbereichen und in dem mindestens einen Gate-Leitungsfüllloch extern vorgebbar.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist die mindestens eine laterale Dimension einer Einheitszelle als ein Vielfaches eines Trenchbereich-Teilungsrasters ausgebildet.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung sind zwei oder mehrere Reihen von Trenchbereichen mit einem festen Trenchbereich-Teilungsraster parallel zueinander auf dem Substrat angeordnet, wobei in vorteilhafter Weise eine verbesserte Planarität für eine Lithographie erreicht wird.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden Fülleigenschaften in den Trenchbereichen und in dem mindestens einen Gate-Leitungsfüllloch über mindestens eine Lithographieebene aufrecht erhalten.
- Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist eine Belegungsdichte für den mindestens einen aktiven Bereich erhöht.
- Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- In den Zeichnungen zeigen
- Fig. 1 eine herkömmliche Anordnung zweier Trenchbereiche sowie eines aktiven Bereiches und eines Gate- Leitungsfülllochs in einer Einheitszelle auf einem Substrat;
- Fig. 2 eine verbesserte Anordnung von Trenchbereichen in einer Einheitszelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
- Fig. 3 eine weitere vorteilhafte Anordnung von Trenchbereichen in einer Einheitszelle gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
- Fig. 4 eine Querschnittsansicht einer Einheitszelle gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung; und
- Fig. 5 eine Querschnittsansicht durch mehrere der in Fig. 3 dargestellten Einheitszellen.
- In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
- Fig. 2 zeigt ein bevorzugtes Ausführungsbeispiel gemäß der vorliegenden Erfindung zum Anordnen von Trenchbereichen 104 in einer Einheitszelle 101 auf einem Substrat 100, wobei die in der Beschreibungseinleitung obenstehend aufgeführten Auslegungsregeln eingehalten werden.
- Die in Fig. 2 gezeigte Einheitszelle 101 besitzt Dimensionen von 1600 nm × 1600 nm, wobei das Gate-Leitungsfüllloch 103 eine Fläche von 1080 nm × 1080 nm und der zentralisiert auf dem Gate-Leitungsfüllloch angeordnete aktive Bereich 102 eine Fläche von 840 nm × 840 nm einnehmen.
- Es sei darauf hingewiesen, dass für Technologiegenerationen mit kleineren Strukturgrößen andere Dimensionen für die einzelnen Gebiete bereitgestellt werden können.
- Die Fläche des Gate-Leitungsfülllochs 103 ist in beiden Dimensionen größer als die Fläche das aktiven Bereiches 102, um eine ausreichende Isolation des aktiven Bereiches 102 von dem Gate-Leitungsschicht-Füllbereich 105 sicherzustellen.
- Vorteilhaft ist in der Anordnung nach Fig. 2, dass eine optimale Ausnutzung der Gesamtfläche der Einheitszelle 101 bereitgestellt wird, und weiterhin mehr Trenchbereiche 104 pro Flächeneinheit angeordnet sind, als dies in herkömmlichen Anordnungen (siehe z. B. Fig. 1) ausgeführt wurde. In dem Beispiel der Fig. 2 sind sechs Trenchbereiche 104 gezeigt, die jeweils eine Größe von 200 nm × 360 nm aufweisen, und damit einen erheblich vergrößerten Gesamtflächenanteil an der Einheitszelle 101 von 16,9% darstellen. Der Gate- Leitungsschicht-Füllbereich 105 stellt einen Anteil von 45,6% der Gesamtfläche der Einheitszelle 101, während der aktive Bereich 102 eine Fläche von 27,6% der Gesamtfläche der Einheitszelle 101 belegt.
- Es ergibt sich ein erheblicher Vorteil für einen Anteil des aktiven Bereiches 102, wenn eine Beabstandung des aktiven Bereiches 102 von dem Gate-Leitungsschicht-Füllbereich 105 von 80 nm vorgesehen wird, so dass eine maximale Flächenbelegung des aktiven Bereiches 102 von 33,1% erreichbar ist. Dieses optimale Füllkonzept verletzt die obenstehend aufgeführten Auslegungsregeln für Einheitszellen 101 nicht, weist jedoch den erheblichen Vorteil auf, dass eine Dichte von Trenchbereichen 104 erhöht ist. Dies führt zu dem prozesstechnischen Vorteil, dass eine stabilere Verarbeitung der einzelnen Prozessschritte erreichbar ist.
- Ein durchgehendes Raster von Trenchbereichen 104 bewirkt eine effektive Füllung, ohne einen Einfluss auf die Schaltungstechnik zu besitzen.
- Weiterhin ist es vorteilhaft, dass das erfindungsgemäße Verfahren eine einfache, lateral einheitliche Teilung eines Trenchbereich-Teilungsrasters 106 bereitstellt. Wird die Einheitszelle 100 in vorteilhafter Weise als ein Vielfaches eines Trenchbereich-Teilungsrasters 106 ausgebildet, ergeben sich für eine Homogenität einer Prozessierung erhebliche Vorteile hinsichtlich einer Planarität des gesamten Prozesses.
- In dem in Fig. 2 gezeigten Beispiel beträgt der Trenchbereich-Teilungsraster 106 (Ortsperiode) gerade die doppelte Breite der schmalen Seite eines als Rechteck ausgebildeten Trenchbereiches 104. Eine derartige regelmäßige Struktur ist für eine effiziente Verarbeitung äußerst wünschenswert. Eine ausreichend hohe Dichte einer Trenchbereich-Struktur kann somit bereitgestellt werden.
- Es ist zweckmäßig, dass somit Mikro- und Makroladungseffekte für die unterschiedlichen Abscheide-, Auffüllungs- und Ätzprozesse verringert werden, ohne dass obenstehend aufgeführte Auslegungsregeln für die Einheitszelle 101 verletzt werden. Weiterhin ist es möglich, eine gleiche Größe für Trenchbereiche und Speicherzellen aufrecht zu erhalten.
- Fig. 3 veranschaulicht ein weiteres bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung. Hier sind mehrere Reihen von Trenchbereichen 104, die in einem festen Teilungsraster 106 zueinander angeordnet sind, in einer Einheitszelle 101 parallel voneinander beabstandet. Dargestellt sind in diesem Ausführungsbeispiel 27 einzelne Trenchbereiche 104, so dass eine Trenchbereichdichte von 15% erreichbar ist, die von den Auslegungsregeln abhängig ist. In dem in Fig. 3 gezeigten Beispiel ergibt sich eine Strukturdichte des aktiven Bereiches 102 von 27%.
- Fig. 4 zeigt eine Querschnittsansicht einer Einheitszelle 101 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. In der in Fig. 4 dargestellten Querschnittsansicht ist der aktive Bereich 102 zusammen mit zwei nebeneinanderliegenden Trenchbereichen 104 gezeigt, wobei die jeweiligen Trenchbereich sowohl durch Trenchbereich- Oxidmanschetten 104b von dem aktiven Bereich 102 isoliert sind, als auch durch eine Trenchbereichisolierung 104c von dem Gate-Leitungsschicht-Füllbereich 105 isoliert sind. Eine typische Tiefe der gezeigten Trenchbereiche 104 beträgt etwa 7 µm.
- Weiterhin sind in Fig. 4 die den Herstellungsschritten der Einheitszelle 101 entsprechenden Masken, d. h. eine Trenchbereich-Maske 104a zur Herstellung der Trenchbereiche 104, eine Maske 102a zur Herstellung des aktiven Bereichs 102 und eine Gate-Maske 105a zur Schaffung des Gate-Leitungsschicht- Füllbereiches, veranschaulicht.
- Fig. 5 ist eine Querschnittsansicht durch mehrere der in Fig. 3 dargestellten Einheitszellen 101, wobei zur Erläuterung der Bezugszeichen auf die obenstehende Beschreibung bezüglich Fig. 4 verwiesen wird.
- Die durch das erfindungsgemäße Verfahren verbesserten Fülleigenschaften für aktive Bereiche 102 können auch für DRAM- Herstellungsverfahren vorteilhaft verwendet werden.
- Bezüglich der in Fig. 1 dargestellten, herkömmlichen Anordnung einer Einheitszelle wird auf die Beschreibungseinleitung verwiesen.
- Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
- In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte. 100 Substrat
101 Einheitszelle
102 Aktiver Bereich
102a Maske für aktiven Bereich
103 Gate-Leitungsfüllloch
104 Trenchbereich
104a Trenchbereich-Maske
104b Trenchbereich-Oxidmanschette
104c Trenchbereichisolierung
105 Gate-Leitungsschicht-Füllbereich
105a Gate-Maske
106 Trenchbereich-Teilungsraster
Claims (15)
1. Verfahren zum Herstellen von elektronischen
Schaltungseinheiten auf einem Substrat (100), bei dem Trenchbereiche (104)
von Speicherzellen eine vorgebbare Struktur aufweisen, mit
den Schritten:
a) Ätzen der Trenchbereiche (104) in das Substrat (100);
b) Auffüllen der Trenchbereiche (104) mit einem
Polysiliziummaterial und einem Siliziumdioxidmaterial derart, dass an den
Positionen der Trenchbereiche (104) Speicherzellenkapazitäten
ausgebildet werden;
c) Ätzen des mit den Speicherzellenkapazitäten versehenen
Substrats (100) derart, dass Bereiche oberhalb der
Speicherzellenkapazitäten freigelegt werden;
d) Beschichten der Gesamtfläche des Substrats (100) derart,
dass eine planare Oberfläche des Substrats (100)
bereitgestellt wird;
e) Abscheiden eines Gate-Leitungsschicht-Füllbereiches (105)
über der Gesamtfläche des Substrats (100); und
f) Ätzen des Gate-Leitungsschicht-Füllbereiches (105) zum
Freilegen eines aktiven Bereichs (102) und eines Gate-
Leitungsfülllochs (103).
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass die Trenchbereiche (104) von Speicherzellen eine
Struktur aufweisen, die einem durchgängigen regelmäßigen Raster in
einer Raumrichtung in der Ebene des Substrats (100)
entspricht.
3. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
dass die Trenchbereiche (104) von Speicherzellen eine
Struktur aufweisen, die einem durchgängigen regelmäßigen Raster in
zwei Raumrichtungen in der Ebene des Substrats (100)
entspricht.
4. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass die parallel zur Oberfläche des Substrats (100)
liegenden Querschnittsflächen der Trenchbereiche (104)
rechteckförmig ausgebildet sind und Querschnittsdimensionen von 360 nm ×
200 nm aufweisen.
5. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass die parallel zur Oberfläche des Substrats (100)
liegenden Querschnittsflächen der Trenchbereiche (104) quadratisch
ausgebildet sind.
6. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass zum Herstellen von elektronischen Schaltungseinheiten
auf dem Substrat (100) mit einer standardisierten
Prozessierung ermöglicht wird, wobei die Trenchbereiche (104) von
Speicherzellen eine vorgebbare Struktur aufweisen.
7. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass zum Herstellen von elektronischen Schaltungseinheiten
auf dem Substrat (100) ein stabiler Herstellungsprozess
bereitgestellt wird, bei dem die Trenchbereiche (104) von
Speicherzellen eine vorgebbare Struktur aufweisen.
8. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass die Trenchbereiche (104) auf eine Tiefe von 7 bis 8
Mikrometer geätzt bereitgestellt werden.
9. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass eine vorgebbare, hohe laterale Dichte von
Trenchbereichen (104) auf dem Substrat (100) bereitgestellt wird.
10. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
dass durch die Anordnung der Trenchbereiche (104) von
Speicherzellen in einer Struktur, die ein durchgängigen
regelmäßigen Raster in einer oder zwei Raumrichtungen in der Ebene
des Substrats (100) aufweist, eine verbesserte Planarität
erreicht wird.
11. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass Fülleigenschaften in den Trenchbereichen (104) und in
dem mindestens einen Gate-Leitungsfüllloch (103) extern
vorgebbar sind.
12. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass mindestens eine laterale Dimension einer Einheitszelle
(101) als ein Vielfaches eines Trenchbereich-Teilungsrasters
(106) ausgebildet ist.
13. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass zwei oder mehrere Reihen von Trenchbereichen (104) mit
einem festen Trenchbereich-Teilungsraster (106) parallel
zueinander auf dem Substrat (100) angeordnet sind.
14. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass Fülleigenschaften in den Trenchbereichen (104) und in
dem Gate-Leitungsfüllloch (103) über mindestens eine
Lithographieebene aufrechterhalten werden.
15. Verfahren nach einem oder mehreren der voranstehenden
Ansprüche,
dadurch gekennzeichnet,
dass eine Belegungsdichte für den mindestens einen aktiven
Bereich (102) variierbar ist.
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Applications Claiming Priority (1)
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| DE10152896A DE10152896A1 (de) | 2001-10-26 | 2001-10-26 | Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat mit verbessertem Trenchbereich-Füllkonzept |
Publications (1)
| Publication Number | Publication Date |
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| DE10152896A1 true DE10152896A1 (de) | 2003-03-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10152896A Ceased DE10152896A1 (de) | 2001-10-26 | 2001-10-26 | Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat mit verbessertem Trenchbereich-Füllkonzept |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10152896A1 (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005002678A1 (de) * | 2005-01-20 | 2006-08-03 | Infineon Technologies Ag | Ritzrahmen mit verbesserter Füllroutine |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3931711A1 (de) * | 1988-09-22 | 1990-03-29 | Hyundai Electronics Ind | Dynamische random-access-speicherzelle und verfahren zur herstellung |
-
2001
- 2001-10-26 DE DE10152896A patent/DE10152896A1/de not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3931711A1 (de) * | 1988-09-22 | 1990-03-29 | Hyundai Electronics Ind | Dynamische random-access-speicherzelle und verfahren zur herstellung |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005002678A1 (de) * | 2005-01-20 | 2006-08-03 | Infineon Technologies Ag | Ritzrahmen mit verbesserter Füllroutine |
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