NL195039C - Dynamisch halfgeleidergeheugenelement met een MOS-veldeffecttransistor en een condensator en werkwijze voor het vervaardigen daarvan. - Google Patents
Dynamisch halfgeleidergeheugenelement met een MOS-veldeffecttransistor en een condensator en werkwijze voor het vervaardigen daarvan. Download PDFInfo
- Publication number
- NL195039C NL195039C NL8902366A NL8902366A NL195039C NL 195039 C NL195039 C NL 195039C NL 8902366 A NL8902366 A NL 8902366A NL 8902366 A NL8902366 A NL 8902366A NL 195039 C NL195039 C NL 195039C
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- groove
- type
- oxide
- insulating layer
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000005669 field effect Effects 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims description 156
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 239000002019 doping agent Substances 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000000717 retained effect Effects 0.000 claims 2
- 239000000428 dust Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
1 195039
Dynamisch halfgeleidergeheugenelement met een MOS-veldeffecttransistor en een condensator en werkwijze voor het vervaardigen daarvan
De uitvinding heeft betrekking op een dynamisch halfgeleidergeheugenelement met een aan een oppervlak 5 van een halfgeleidersubstraat gevormde MOS-veldeffecttransistor en een condensator in een groef in het oppervlak van het halfgeleidersubstraat, omvattende een P-type siliciumsubstraat, waarop een P-type brongebied is gevormd, een in het oppervlak van het brongebied gevormde groef die zich door het brongebied uitstrekt in het P-type siliciumsubstraat, waarbij de groef een wand heeft met een binnen-oppervlak en een buitenoppervlak, een op het binnenoppervlak van de wand van de groef gevormde 10 oxidelaag, waarbij een topgedeelte van het binnenoppervlak van de wand van de groef wordt vrijgelaten, een dikke isolerende oxidelaag voor scheiding van het halfgeleidergeheugenelement is aangebracht op het P-type brongebied tegenover het vrijgelaten topgedeelte van het binnenoppervlak van de wand van de groef, een condensatorladingselektrode van de condensator, die op de oxidelaag in de groef is aangebracht, waarbij de condensatorladingsgeheugenelektrode bij het vrijgelaten topgedeelte van het binnenoppervlak 15 van de wand van de groef in fysisch contact is met en elektrisch verbonden met het N+-type afvoergebied van de in het P-type brongebied gevormde MOS-veldeffecttransistor met een N+type toevoergebied en een geïsoleerde poortelektrode en een voorspanningselektrode, die elektrisch geïsoleerd is door een tussen de condensatorladingsgeheugen elektrode en de voorspanningselektrode aangebrachte isolatielaag. De uitvinding heeft tevens betrekking op een werkwijze voor het vervaardigen van een dynamisch halfgeleider-20 geheugen element, omvattende het vormen van een P-type brongebied aan een oppervlak van een P-type siliciumsubstraat, het vormen van een dikke isolerende oxidelaag op een gedeelte van het P-type brongebied voor scheiding van het halfgeleiderelement, het vormen van een groef die zich uitstrekt door een gedeelte van de dikke isolerende oxidelaag op het P-type brongebied, door het P-type brongebied in een gedeelte van het P-type siliciumsubstraat, waarbij de groef een wand heeft met een binnenoppervlak en een 25 buitenoppervlak, het vormen van een eerste dunne isolerende laag op het binnenoppervlak van de wand van de groef, het vormen van de condensatorladingsgeheugenelektrode binnen de groef, waarbij voorafgaand aan het aanbrengen van het materiaal voor de condensatorladingsgeheugenelektrode de eerste dunne isolerende laag door terugetsen wordt verwijderd van het topgedeelte van het binnenoppervlak vein de wand van de groef voor het verschaffen van een elektrische verbinding tussen de condensatorladingsge-30 heugenelektrode en het N+type afvoergebied vein de MOS-veldeffecttransistor, het vormen van een tweede dunne isolerende laag op de condensatorladingsgeheugenelektrode en het vormen van een voorspanningselektrode op de tweede dunne isolerende laag binnen de groef.
Een dergelijk halfgeleidergeheugenelement alsmede een werkwijze voor het vervaardigen van het halfgeleidergeheugenelement zijn bekend uit de Japanse octrooiaanvrage JP-A-61.228.377. Bij het bekende 35 halfgeleidergeheugenelement is de condensatorladingsgeheugenelektrode binnen de in het siliciumsubstraat gevormde groef in contact met een elektrische verbinding met het in het oppervlak van het P-type brongebied gevormde toevoergebied van de MOS-veldeffecttransistor. Bij het bekende halfgeleidergeheugenelement is een dunne isolerende laag aangebracht tussen de condensatorladingsgeheugen-elektrode en de met de uitgang van een spanningsbron te verbinden voorspanningelektrode, die tijdens 40 bedrijf kan worden gehouden op een spanning VCC/2, welke de helft is van de bedrijfspanning VCC. Door deze maatregel, die op zichzelf bekend is uit het Amerikaanse octrooischrift US 4.734.384 is het mogelijk om de dikte van de isolerende laag te verminderen en de capaciteit daardoor te verhogen.
De uitvinding beoogt te voorzien in een dynamisch halfgeleidergeheugenelement met een compacte opbouw, waarbij de condensator is aangebracht binnen een in het oppervlak van het siliciumsubstraat 45 gevormde groef, waarvan de wand aan het buitenoppervlak is bepaald door een selectief gedoteerd diffusiegebied met een hoge doteringsstofconcentratie en in een werkwijze voor het met grote nauwkeurigheid en betrouwbaarheid vervaardigen van het halfgeleidergeheugenelement met de compacte opbouw.
Daartoe heeft een dynamisch halfgeleidergeheugenelement van de in de aanhef beschreven soort volgens de uitvinding het kenmerk dat de isolatielaag tussen de condensatorladingsgeheugenelektrode en 50 de voorspanningelektrode is samengesteld uit drie gestapelde deellagen van opeenvolgend oxide, nitride en oxide, een selectief gedoteerd PMype diffusiegebied is gevormd vanaf het buitenoppervlak van de wand van de groef in het aangrenzende gedeelte van het P-type brongebied en in het aangrenzende gedeelte van het P-type silicium substraat, een eerste isolerende laag van een bij lage temperatuur te vormen oxide is aangebracht op de voorspanningselektrode, de poortelektrode van de MOS-veldeffecttransistor en een 55 poortelektrode-lijn op de eerste isolerende laag zijn gevormd uit een eerste laag van polykristallijn silicium, het N+-type toevoergebied en het N+-type afvoergebied van de MOS-veldeffecttransistor hebben elk een aan het kanaalgebied grenzend deelgebied met een lage doteringsstofconcentratie, oxideafstandhouders zijn 195039 2 gevormd aan elke zijde van de poortelektrode en de poortelektrodelijn, een tweede isolerende laag van een bij lage temperatuur te vormen oxide is aangebracht op de poortelektrode en de poortelektrodelijn, een tweede laag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof is aangebracht op het NT-type toevoergebied en strekt zich uit over de tweede isolerende laag op de poortelektrode, een 5 derde isolerende laag van een bij lage temperatuur te vormen oxide is aangebracht op het gehele oppervlak met uitzondering van het gedeelte van de tweede laag van polykristallijn silicium op het NT-type toevoergebied, een bitlijn is gevormd uit een derde laag van polykristallijn silicium op de derde isolerende laag en is fysisch in contact met een elektrisch verbonden met het door de derde isolerende laag vrijgelaten deel van de tweede laag van polykristallijn silicium op het N+-type toevoergebied, een isolerende laag van gedoteerd 10 oxide is aangebracht op het oppervlak met de bitlijn, metaallagen zijn aangebracht op een gedeelte van de isolerende laag van gedoteerd oxide, het gehele oppervlak is bedekt met een beschermingslaag.
Een werkwijze voor het vervaardigen van een dynamisch halfgeleidergeheugenelement van de in de aanhef beschreven soort heeft volgens de uitvinding het kenmerk dat het selectief gedoteerde P+-type diffusiegebied, dat zich vanaf het buitenoppervlak van de wand van de groef uitstrekt in een gedeelte van 15 het P-type brongebied en in een gedeelte van het P-type siliciumsubstraat, voorafgaand aan het vormen van de eerste dunne isolerende laag op het binnenoppervlak van de wand van de groef, wordt gevormd met gebruikmaking van een terugetsbewerking met een in de groef aangebrachte fotolak, tijdens het aanbrengen van de eerste dunne isolerende laag op het binnenoppervlak van de wand van de groef een dunne isolerende laag wordt aangebracht op het oppervlak van het brongebied, een hulplaag van polykristallijn 20 silicium met een N-type geleiding veroorzakende doteringsstof wordt aangebracht op de in de groef en op het oppervlak van het brongebied aangebrachte dunne isolerende lagen, gedeelten van de hulplaag op de dunne Isolerende lagen worden verwijderd door etsen, gedeelten van de eerste dunne isolerende laag op het topgedeelte van het binnenoppervlak van de wand van de groef tegenover de dikke isolerende oxidelaag en aangrenzende gedeelten van de dunne isolerende laag op het oppervlak van het P-type 25 brongebied worden verwijderd om een deel van het P-type brongebied bloot te leggen, een laag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof voor de condensatorladingsge-heugenelektrode wordt afgezet op de hulplaag in de groef en op de blootliggende delen van het P-type brongebied, het siliciumsubstraat met de laag van polykristallijn silicium wordt onderworpen aan een warmtebehandeling van doteringsstof vanuit het polykristallijn silicium te diffunderen in de blootliggende 30 delen van het P-type brongebied voor het vormen van het NMype afvoergebied van de MOS- veldeffecttransistoren voor het vormen van een elektrische verbinding tussen de condensatorladingsgeheu-genelektrode en het NMype afvoergebied, een tweede dunne isolerende laag, die is samengesteld uit drie gestapelde deellagen van opeenvolgend oxide, nitride en oxide wordt aangebracht op de condensatorla-dingsgeheugenelektrode in de groef en op het oppervlak van het siliciumsubstraat met de dikke isolerende 35 oxidelaag, de groef wordt vervolgens gevuld met polykristallijn silicium voor het vormen van de voor- spanningselektrode van de condensator, een eerste isolerende laag van een bij lage temperatuur te vormen oxide, wordt afgezet op de voorspanningselektrode, het gedeelte van de tweede dunne isolerende laag op het NMype afvoergebied en op een achtergebleven deel van de dunne isolerende laag op het P-type brongebied, een eerste laag van polykristallijn silicium wordt aangebracht voor het vormen van de 40 poortelektrode van de MOS-veldeffecttransistor op het achtergebleven deel van de dunne isolerende laag op het P-type brongebied en voor het vormen van een poortelektrodelijn op de eerste laag van een bij lage temperatuur te vormen oxide, een tweede laag van een bij lage temperatuur te vormen oxide wordt aangebracht op de poortelektrode en de poortelektrodelijn, oxideafstandhouders worden gevormd aan elke zijde van de poortelektrode en de poortelektrodelijn, voor het NMype afvoergebied en het NMype 45 toevoergebied van de MOS-veldeffecttransistor worden aan het kanaaigebied grenzende deelgebieden van N-type geleiding met een lage doteringsstofconcentratie gevormd door ionenimplantatie, een tweede laag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof voor het vormen van een verbindingselementen voor het toevoergebied van de MOS-veldeffecttransistor dat zich uitstrekt over het oppervlak van het voor het te vormen NMype toevoergebied bestemde deel van het P-type brongebied en 50 over een aangrenzend deel van de op de poortelektrode aangebrachte tweede laag van een bij lage temperatuur te vormen oxide, het siliciumsubstraat met het verbindingselement wordt onderworpen aan een warmtebehandeling om N-type geleiding veroorzakende doteringsstof vanuit het verbindingselement te diffunderen in het aangrenzende deel van het P-type brongebied voor het vormen van het NMype toevoergebied, een derde laag van een bij lage temperatuur te vormen oxide wordt aangebracht op het 55 gehele oppervlak, een gedeelte van de op het verbindingselement aangebrachte derde laag van een bij lage temperatuur te vormen oxide wordt verwijderd, een derde laag van polykristallijn silicium wordt aangebracht voor het vormen van een bitlijn op een gedeelte van de derde laag van een bij lage temperatuur te vormen
Claims (4)
1. Dynamisch halfgeleidergeheugenelement met een aan een oppervlak van een halfgeleidersubstraat gevormde MOS-veldeffecttransistor en een condensator in een groef in het oppervlak van het halfgeleidersubstraat, omvattende een P-type siliciumsubstraat, waarop een P-type brongebied is gevormd, een in het oppervlak van het brongebied gevormde groef die zich door het brongebied uitstrekt in het P-type silicium-50 substraat, waarbij de groef een wand heeft met een binnenoppervlak en een buitenoppervlak, een op het binnenoppervlak van de wand van de groef gevormde oxidelaag, waarbij een topgedeelte van het binnenoppervlak van de wand van de groef wordt vrijgelaten, een dikke isolerende oxidelaag voor scheiding van het halfgeleidergeheugenelement is aangebracht op het P-type brongebied tegenover het vrijgelaten topgedeelte van het binnenoppervlak van de wand van de groef, een condensatorladingselektrode van de 55 condensator, die op de oxidelaag in de groef is aangebracht, waarbij de condensatorladingsgeheugene-lektrode bij het vrijgelaten topgedeelte van het binnenoppervlak van de wand van de groef in fysisch contact is met en elektrisch verbonden met het N+-type afvoergebied van de in het P-type brongebied gevormde * 195039 4 MOS-veldeffecttransistor met een N+type toevoergebied en een geïsoleerde poortelektrode en een ' voorspanningselektrode, die elektrisch geïsoleerd is door een tussen de condensatorladingsgeheugen elektrode en de voorspanningselektrode aangebrachte isolatielaag m e t het kenmerk dat de isolatielaag tussen de condensatorladingsgeheugenelektrode en de voorspanningselektrode is samengesteld uit drie 5 gestapelde deellagen van opeenvolgend oxide, nitride en oxide, een selectief gedoteerd P+-type diffusie-gebied is gevormd vanaf het buitenoppervlak van de wand van de groef in het aangrenzende gedeelte van het P-type brongebied en in het aangrenzende gedeelte van het P-type silicium substraat, een eerste isolerende laag van een bij lage temperatuur te vormen oxide is aangebracht op de voorspanningselektrode, de poortelektrode van de MOS-veldeffecttransistor en een poortelektrode-lijn op de eerste isolerende laag 10 zijn gevormd uit een eerste laag van polykristallijn silicium, het N+-type toevoergebied en het N+-type afvoergebied van de MOS-veldeffecttransistor hebben elk een aan het kanaalgebied grenzend deelgebied met een lage doteringsstofconcentratie, oxideafstandhouders zijn gevormd aan elke zijde van de poortelektrode en de poortelektrodelijn, een tweede isolerende laag van een bij lage temperatuur te vormen oxide is aangebracht op de poortelektrode en de poortelektrodelijn, een tweede laag van polykristallijn silicium met 15 een N-type geleiding veroorzakende doteringsstof is aangebracht op het N+-type toevoergebied en strekt zich uit over de tweede isolerende laag op de poortelektrode, een derde isolerende laag van een bij lage temperatuur te vormen oxide is aangebracht op het gehele oppervlak met uitzondering van het gedeelte van de tweede laag van polykristallijn silicium op het hT-type toevoergebied, een bitlijn is gevormd uit een derde laag van polykristallijn silicium op de derde isolerende laag en is fysisch in contact met een elektrisch 20 verbonden met het door de derde isolerende laag vrijgelaten deel van de tweede laag van polykristallijn silicium op het N+-type toevoergebied, een isolerende laag van gedoteerd oxide is aangebracht op het oppervlak met de bitlijn, metaallagen zijn aangebracht op een gedeelte van de isolerende laag van gedoteerd oxide, het gehele oppervlak is bedekt met een beschermingslaag.
2. Werkwijze voor het vervaardigen van een dynamisch halfgeleidergeheugen element volgens conclusie 1, 25 omvattende het vormen van een P-type brongebied aan een oppervlak van een P-type siliciumsubstraat, het vormen van een dikke isolerende oxidelaag op een gedeelte van het P-type brongebied voor scheiding van het halfgeleiderelement, het vormen van een groef die zich uitstrekt door een gedeelte van de dikke isolerende oxidelaag op het P-type brongebied, door het P-type brongebied in een gedeelte van het P-type siliciumsubstraat, waarbij de groef een wand heeft met een binnenoppervlak en een buitenoppervlak, het 30 vormen van een eerste dunne isolerende laag op het binnenoppervlak van de wand van de groef, het vormen van de condensatorladingsgeheugenelektrode binnen de groef, waarbij voorafgaand aan het aanbrengen van het materiaal voor de condensatorladingsgehëugenelektrode de eerste dunne isolerende laag door terugetsen wordt verwijderd van het topgedeelte van het binnenoppervlak van de wand van de groef voor het verschaffen van een elektrische verbinding tussen de condensatorladingsgeheugenelektrode 35 en het NT-type afvoergebied van de MOS-veldeffecttransistor, het vormen van een tweede dunne isolerende laag op de condensatorladingsgeheugenelektrode en het vormen van een voorspanningselektrode op de tweede dunne isolerende laag binnen de groef met het kenmerk dat het selectief gedoteerde PMype diffusiegebied, dat zich vanaf het buitenoppervlak van de wand van de groef uitstrekt in een gedeelte van het P-type brongebied en in een gedeelte van het P-type siliciumsubstraat, voorafgaand aan het vormen 40 van de eerste dunne isolerende laag op het binnenoppervlak van de wand van de groef, wordt gevormd met gebruikmaking van een terugetsbewerking met een in de groef aangebrachte fotolak, tijdens het aanbrengen van de eerste dunne isolerende laag op het binnenoppervlak van de wand van de groef een dunne isolerende laag wordt aangebracht op het oppervlak van het brongebied, een hulplaag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof wordt aangebracht op de in de groef en op 45 het oppervlak van het brongebied aangebrachte dunne isolerende lagen, gedeelten van de hulplaag op de dunne isolerende lagen worden verwijderd door etsen, gedeelten van de eerste dunne isolerende laag op het topgedeelte van het binnenoppervlak van de wand van de groef tegenover de dikke isolerende oxidelaag en aangrenzende gedeelten van de dunne isolerende laag op het oppervlak van het P-type brongebied worden verwijderd om een deel van het P-type brongebied bloot te leggen, een laag van 50 polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof voor de condensatorladingsge-heugenelektrode wordt afgezet op de hulplaag in de groef en op de blootliggende delen van het P-type brongebied, het siliciumsubstraat met de laag van polykristallijn silicium wordt onderworpen aan een warmtebehandeling van doteringsstof vanuit het polykristallijn silicium te diffunderen in de blootliggende delen van het P-type brongebied voor het vormen van het NMype afvoergebied vein de MOS-55 veldeffecttransistoren voor het vormen van een elektrische verbinding tussen de condensatorladingsgeheu-genelektrode en het NMype afvoergebied, een tweede dunne isolerende laag, die is samengesteld uit drie gestapelde deellagen van opeenvolgend oxide, nitride en oxide wordt aangebracht op de condensatorla- 9 5 195039 dingsgeheugenelektrode in de groef en op het oppervlak van het siliciumsubstraat met de dikke isolerende oxidelaag, de groef wordt vervolgens gevuld met polykristallijn silicium voor het vormen van de voor-spanningselektrode van de condensator, een eerste isolerende laag van een bij lage temperatuur te vormen oxide, wordt afgezet op de voorspanningselektrode, het gedeelte van de tweede dunne isolerende laag op 5 het NT-type afvoergebied en op een achtergebleven deel van de dunne isolerende laag op het P-type brongebied, een eerste laag van polykristallijn silicium wordt aangebracht voor het vormen van de poortelektrode van de MOS-veldeffecttransistor op het achtergebleven deel van de dunne isolerende laag op het P-type brongebied en voor het vormen van een poortelektrodelijn op de eerste laag van een bij lage temperatuur te vormen oxide, een tweede laag van een bij lage temperatuur te vormen oxide wordt 10 aangebracht op de poortelektrode en de poortelektrodelijn, oxideafstandhouders worden gevormd aan elke zijde van de poortelektrode en de poortelektrodelijn, voor het N+-type afvoergebied en het N+-type toevoergebied van de MOS-veldeffecttransistor worden aan het kanaalgebied grenzende deelgebieden van N-type geleiding met een lage doteringsstofconcentratie gevormd door ionenimplantatie, een tweede laag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof voor het vormen van een 15 verbindingselementen voor het toevoergebied van de MOS-veldeffecttransistor dat zich uitstrekt over het oppervlak van het voor het te vormen N+-type toevoergebied bestemde deel van het P-type brongebied en over een aangrenzend deel van de op de poortelektrode aangebrachte tweede laag van een bij lage temperatuur te vormen oxide, het siliciumsubstraat met het verbindingselement wordt onderworpen aan een warmtebehandeling om N-type geleiding veroorzakende doteringsstof vanuit het verbindingselement te 20 diffunderen in het aangrenzende deel van het P-type brongebied voor het vormen van het N+-type toevoergebied, een derde laag van een bij lage temperatuur te vormen oxide wordt aangebracht op het gehele oppervlak, een gedeelte van de op het verbindingselement aangebrachte derde laag van een bij lage temperatuur te vormen oxide wordt verwijderd, een derde laag van polykristallijn silicium wordt aangebracht voor het vormen van een bitlijn op een gedeelte van de derde laag van een bij lage temperatuur te vormen 25 oxide en op het deel van het verbindingselement dat wordt vrijgelaten door de derde laag van een bij lage temperatuur te vormen oxide, een laag van een gedoteerd oxide wordt aangebracht op de bitlijn en het door de bitlijn vrijgelaten deel van de derde laag van een bij lage temperatuur te vormen oxide, een metaallaag wordt afgezet op de laag van het gedoteerde oxide en een beschermingslaag wordt gevormd op de metaallaag en de laag van het gedoteerde oxide.
3. Werkwijze voor het vervaardigen van een dynamisch halfgeleidergeheugenelement volgens conclusie 2 met het kenmerk dat het P+-type diffusiegebied wordt gevormd door het afzetten van een bron met een P-type geleiding veroorzakende doteringsstof op het binnenoppervlak van de wand van de groef, het vullen van de groef met een fotolak, en het selectief terugetsen van de fotolak tot een vooraf bepaalde diepte, het verwijderen van het door de fotolak vrijgelaten gedeelte van op het binnenoppervlak van de wand van de 35 groef afgezette bron, het verwijderen van achtergebleven fotolak, het vormen van het selectief gedoteerde PMype diffusiegebied op het buitenoppervlak van de wand van de groef door het siliciumsubstraat met het in de groef behouden deel van de bron te onderwerpen aan een warmtebehandeling om P-type geleiding-veroorzakende doteringsstof te diffunderen in aangrenzende delen van het siliciumsubstraat met het P-type brongebied, alvorens de bron te verwijderen.
3 195039 oxide en op het deel van het verbindingselement dat wordt vrijgelaten door de derde laag van een bij lage temperatuur te vormen oxide, een laag van een gedoteerd oxide wordt aangebracht op de bitlijn en het door de bitlijn vrijgelaten deel van de derde laag van een bij lage temperatuur te vormen oxide, een metaallaag wordt afgezet op de laag van het gedoteerde oxide en een beschermingslaag wordt gevormd op de 5 metaallaag en de laag van het gedoteerde oxide. Halfgeleidergeheugenelementen met een dergelijke opbouw kunnen worden aangeduid met DRAM-(Dynamic Random Access MemoryJ-element met een SDTAS-(Side Wall Doped Trench And Stacked Capacitorj-structuur. Een voorkeursuitvoeringsvorm van de werkwijze voor het vervaardigen van een dynamisch halfgeleider-10 geheugenelement volgens de uitvinding heeft het kenmerk dat na het aanbrengen van de hulplaag van polykristallijn silicium de groef wordt gevuld met een eerste fotolak, de in de groef aangebrachte eerste fotolak tot een vooraf bepaalde diepte wordt verwijderd om vervolgens het door het achtergebleven deel van de eerste fotolak vrijgelaten gedeelte van de hulplaag te verwijderen, een tweede fotolak wordt aangebracht op het achtergebleven deel van de eerste fotolak in de groef, op het door de hulplaag vrijgelaten gedeelte 15 van de eerste dunne isolerende laag in de groef, op de dunne isolerende laag op het P-type brongebied en op de dikke isolerende oxidelaag, door etsen van de tweede fotolak een maskerpatroon wordt gevormd zodat het door de hulplaag vrijgelaten gedeelte van de eerste dunne isolerende laag in de groef tegenover de dikke isolerende oxidelaag en een aangrenzend gedeelte van de dunne isolerende laag op het P-type brongebied worden vrijgelaten, de door het maskerpatroon vrijgelaten gedeelte van de dunne isolerende 20 lagen worden verwijderd, de eerste en de tweede fotolak worden verwijderd, alvorens een laag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof aan te brengen voor het vormen van de condensatorladingsgeheugenelektrode, het siliciumsubstraat met de laag van polykristallijn silicium te onderwerpen aan een warmtebehandeling om N-type geleiding veroorzakende doteringsstof vanuit het polykristallijn silicium te diffunderen in het P-type brongebied voor het vormen van het N+-type afvoergebied 25 van de MOS-veldeffecttransistor. Een andere voorkeursuitvoeringsvorm van de werkwijze voor het vervaardigen van een dynamisch halfgeleidergeheugenelement volgens de uitvinding heeft het kenmerk dat het PMype diffusiegebied wordt gevormd door het afzetten van een bron met een P-type geleiding veroorzakende doteringstof op het binnenoppervlak van de groef, het vullen van de groef met een fotolak, en het selectief terugetsen van de 30 fotolak tot een vooraf bepaalde diepte, het verwijderen van het door de fotolak vrijgelaten gedeelte van op het binnenoppervlak van de wand van de groef afgezette bron, het verwijderen van de achtergebleven fotolak, het vormen van het selectief gedoteerde P+-type diffusiegebied op het buitenoppervlak van de wand van de groef door het siliciumsubstraat met het in de groef behouden deel van de bron te onderwerpen aan een warmtebehandeling om P-type geleidingveroorzakende doteringsstof te diffunderen in aangrenzende 35 delen van het siliciumsubstraat met het P-type brongebied, alvorens de bron te verwijderen. Opgemerkt wordt dat een werkwijze voor het vormen van een selectief gedoteerd diffusiegebied aan het buitenoppervlak van de wand van een in een oppervlak van een in een oppervlak van een siliciumsubstraat gevormde groef waarbij gebruik wordt gemaakt van een terugetsbewerking van fotolak is beschreven in de niet-voorgepubliceerde Amerikaanse octrooiaanvrage Serial No. 07/381.288, getiteld: A Method for 40 Manufacturing a Trench Capacitor Using a Photoresist Etch Back Process, die is ingediend op 18 juli 1989 en heeft geleid tot het Amerikaanse octrooipublicatie US-4.994.409. 45
4. Werkwijze voor het vervaardigen van een dynamisch halfgeleidergeheugenelement volgens conclusie 2 met het kenmerk dat na het aanbrengen van de hulplaag van polykristallijn silicium de groef wordt gevuld met een eerste fotolak, de in de groef aangebrachte eerste fotolak tot een vooraf bepaalde diepte wordt verwijderd en vervolgens het door het achtergebleven deel van de eerste fotolak vrijgelaten gedeelte van de hulplaag te verwijderen, een tweede fotolak wordt aangebracht op het achtergebleven deel van de eerste 45 fotolak in de groef, op het door de hulplaag vrijgelaten gedeelte van de eerste dunne isolerende laag in de groef, op de dunne isolerende laag op het P-type brongebied en op de dikke isolerende oxidelaag, door etsen van de tweede fotolak een maskerpatroon wordt gevormd zodat het door de hulplaag vrijgelaten gedeelte van de eerste dunne isolerende laag in de groef tegenover de dikke isolerende oxidelaag en een aangrenzend gedeelte van de dunne isolerende laag op het P-type brongebied worden vrijgelaten, de door 50 het maskerpatroon vrijgelaten gedeelten van de dunne isolerende lagen worden verwijderd, de eerste en de tweede fotolak worden verwijderd, alvorens een laag van polykristallijn silicium met een N-type geleiding veroorzakende doteringsstof aan te brengen voor het vormen van de condensatorladingsgeheugenelektrode, het siliciumsubstraat met de laag van polykristallijn silicium te onderwerpen aan een warmtebehandeling om N-type geleiding veroorzakende doteringsstof vanuit het polykristallijn silicium te diffunderen in het P-type 55 brongebied voor het vormen van het N+-type afvoergebied van de MOS-veldeffecttransistor.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880012242A KR910007181B1 (ko) | 1988-09-22 | 1988-09-22 | Sdtas구조로 이루어진 dram셀 및 그 제조방법 |
| KR880012242 | 1988-09-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| NL8902366A NL8902366A (nl) | 1990-04-17 |
| NL195039C true NL195039C (nl) | 2003-06-25 |
Family
ID=19277933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8902366A NL195039C (nl) | 1988-09-22 | 1989-09-21 | Dynamisch halfgeleidergeheugenelement met een MOS-veldeffecttransistor en een condensator en werkwijze voor het vervaardigen daarvan. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5075248A (nl) |
| JP (1) | JP2534777B2 (nl) |
| KR (1) | KR910007181B1 (nl) |
| DE (1) | DE3931711C2 (nl) |
| GB (1) | GB2223623B (nl) |
| IT (1) | IT1234467B (nl) |
| NL (1) | NL195039C (nl) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5346834A (en) * | 1988-11-21 | 1994-09-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor device and a semiconductor memory device |
| KR910013554A (ko) * | 1989-12-08 | 1991-08-08 | 김광호 | 반도체 장치 및 그 제조방법 |
| JP3146316B2 (ja) * | 1991-05-17 | 2001-03-12 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置及びその製造方法 |
| RU2082258C1 (ru) * | 1991-08-14 | 1997-06-20 | Сименс АГ | Схемная структура с по меньшей мере одним конденсатором и способ ее изготовления |
| KR100244402B1 (ko) * | 1992-11-19 | 2000-03-02 | 김영환 | 반도체소자의 트렌치 아이솔레이션 제조방법 |
| JP2791260B2 (ja) * | 1993-03-01 | 1998-08-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07254640A (ja) * | 1993-12-30 | 1995-10-03 | Texas Instr Inc <Ti> | スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法 |
| US5721448A (en) * | 1996-07-30 | 1998-02-24 | International Business Machines Corporation | Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material |
| US5757059A (en) * | 1996-07-30 | 1998-05-26 | International Business Machines Corporation | Insulated gate field effect transistor |
| US5824580A (en) * | 1996-07-30 | 1998-10-20 | International Business Machines Corporation | Method of manufacturing an insulated gate field effect transistor |
| US5926717A (en) * | 1996-12-10 | 1999-07-20 | Advanced Micro Devices, Inc. | Method of making an integrated circuit with oxidizable trench liner |
| US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
| JPH1140772A (ja) * | 1997-07-22 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| US6369418B1 (en) | 1998-03-19 | 2002-04-09 | Lsi Logic Corporation | Formation of a novel DRAM cell |
| US6177699B1 (en) | 1998-03-19 | 2001-01-23 | Lsi Logic Corporation | DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation |
| US6090661A (en) * | 1998-03-19 | 2000-07-18 | Lsi Logic Corporation | Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls |
| TW385542B (en) * | 1998-07-31 | 2000-03-21 | Siemens Ag | Method for making deep trench capacitor by two stage ion implantment |
| US6322953B1 (en) * | 1999-03-29 | 2001-11-27 | Winbond Electronics Corporation | Method for obtaining uniform photoresist coatings |
| JP4084005B2 (ja) * | 2001-06-26 | 2008-04-30 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6979894B1 (en) * | 2001-09-27 | 2005-12-27 | Marvell International Ltd. | Integrated chip package having intermediate substrate |
| DE10152896A1 (de) * | 2001-10-26 | 2003-03-13 | Infineon Technologies Ag | Verfahren zum Herstellen von elektronischen Schaltungseinheiten auf einem Substrat mit verbessertem Trenchbereich-Füllkonzept |
| US20050009269A1 (en) * | 2003-05-21 | 2005-01-13 | Hiroki Shinkawata | Semiconductor device and method of manufacturing semiconductor device |
| TWI349328B (en) * | 2007-06-06 | 2011-09-21 | Nanya Technology Corp | Method for forming surface strap |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| US4353086A (en) * | 1980-05-07 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Silicon integrated circuits |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS6184053A (ja) * | 1984-10-01 | 1986-04-28 | Hitachi Ltd | 半導体装置 |
| FR2554954B1 (fr) * | 1983-11-11 | 1989-05-12 | Hitachi Ltd | Dispositif de memoire a semi-conducteurs |
| JPS60189964A (ja) * | 1984-03-12 | 1985-09-27 | Hitachi Ltd | 半導体メモリ |
| JPS60198847A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置およびその製造方法 |
| EP0164829B1 (en) * | 1984-04-19 | 1988-09-28 | Nippon Telegraph And Telephone Corporation | Semiconductor memory device and method of manufacturing the same |
| US4688063A (en) * | 1984-06-29 | 1987-08-18 | International Business Machines Corporation | Dynamic ram cell with MOS trench capacitor in CMOS |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61207058A (ja) * | 1985-03-12 | 1986-09-13 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0616935B2 (ja) * | 1986-07-05 | 1994-03-09 | 日本碍子株式会社 | アルミニウム溶湯用部材 |
| JPS6384149A (ja) * | 1986-09-29 | 1988-04-14 | Hitachi Ltd | 半導体メモリの製造方法 |
| US4728623A (en) * | 1986-10-03 | 1988-03-01 | International Business Machines Corporation | Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| JPS63209159A (ja) * | 1987-02-25 | 1988-08-30 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセル |
| JPS63258060A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置 |
| US4873205A (en) * | 1987-12-21 | 1989-10-10 | International Business Machines Corporation | Method for providing silicide bridge contact between silicon regions separated by a thin dielectric |
-
1988
- 1988-09-22 KR KR1019880012242A patent/KR910007181B1/ko not_active IP Right Cessation
-
1989
- 1989-09-13 GB GB8920679A patent/GB2223623B/en not_active Expired - Lifetime
- 1989-09-21 NL NL8902366A patent/NL195039C/nl not_active IP Right Cessation
- 1989-09-22 JP JP1247883A patent/JP2534777B2/ja not_active Expired - Fee Related
- 1989-09-22 DE DE3931711A patent/DE3931711C2/de not_active Expired - Fee Related
- 1989-09-22 IT IT8909529A patent/IT1234467B/it active
-
1991
- 1991-02-20 US US07/660,151 patent/US5075248A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2534777B2 (ja) | 1996-09-18 |
| DE3931711C2 (de) | 1999-08-19 |
| JPH02128467A (ja) | 1990-05-16 |
| DE3931711A1 (de) | 1990-03-29 |
| IT1234467B (it) | 1992-05-18 |
| GB8920679D0 (en) | 1989-10-25 |
| GB2223623B (en) | 1992-10-14 |
| IT8909529A0 (it) | 1989-09-22 |
| GB2223623A (en) | 1990-04-11 |
| US5075248A (en) | 1991-12-24 |
| NL8902366A (nl) | 1990-04-17 |
| KR910007181B1 (ko) | 1991-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL195039C (nl) | Dynamisch halfgeleidergeheugenelement met een MOS-veldeffecttransistor en een condensator en werkwijze voor het vervaardigen daarvan. | |
| EP0166218B1 (en) | Silicon-on-insulator transistors | |
| CA1159953A (en) | V-mos device with self-aligned multiple electrodes | |
| JP3854363B2 (ja) | Ｓｏｉトランジスタの製造方法 | |
| JP3031855B2 (ja) | 半導体装置の製造方法 | |
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| KR940003036A (ko) | 반도체 장치의 제조 방법 및 그 구조 | |
| US5930614A (en) | Method for forming MOS device having field shield isolation | |
| KR940007654B1 (ko) | 불휘발성 반도체 메모리장치의 제조방법 | |
| NL8701251A (nl) | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. | |
| JPH0744275B2 (ja) | 高耐圧ｍｏｓ型半導体装置の製造方法 | |
| JP3060976B2 (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| EP0160003A1 (en) | FLOATING DOOR MOS MEMORY CELL AND MANUFACTURING METHOD THEREOF. | |
| US4441941A (en) | Method for manufacturing a semiconductor device employing element isolation using insulating materials | |
| JPS5856267B2 (ja) | 半導体集積回路の製造方法 | |
| JP3186041B2 (ja) | Ｍｏｓｆｅｔ半導体装置の製造方法 | |
| EP0035690B1 (en) | Semiconductor device using component insulation and method of manufacturing the same | |
| JPS63136559A (ja) | 半導体記憶装置におけるプレート配線形成法 | |
| JPS5858816B2 (ja) | 縦型接合形電界効果トランジスタの製造方法 | |
| JP3955123B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2652992B2 (ja) | 半導体メモリ集積回路 | |
| US6518153B1 (en) | Method for making gate electrodes of low sheet resistance for embedded dynamic random access memory devices | |
| KR940022925A (ko) | 반도체 장치내의 고립 영역 제조 방법 | |
| KR19990056756A (ko) | 아날로그 반도체 소자의 제조 방법 | |
| JPH1174475A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BA | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| NP1 | Patent granted (not automatically) | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20060401 |