JPS5856267B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS5856267B2 JPS5856267B2 JP53034960A JP3496078A JPS5856267B2 JP S5856267 B2 JPS5856267 B2 JP S5856267B2 JP 53034960 A JP53034960 A JP 53034960A JP 3496078 A JP3496078 A JP 3496078A JP S5856267 B2 JPS5856267 B2 JP S5856267B2
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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Description
【発明の詳細な説明】
本発明は半導体集積回路の製造方法に関し、更に具体的
には、非常に高密度なメモリ・アレイを形成する自己整
列性のあるメモリ・セルをリフト・オフ技術を用いで製
造する方法に関する。
には、非常に高密度なメモリ・アレイを形成する自己整
列性のあるメモリ・セルをリフト・オフ技術を用いで製
造する方法に関する。
集積回路、特に半導体基板に形成した電界効果トランジ
スタ（ＦＥＴ）を用いた集積回路では能動素子及び受動
素子の密度が非常に高くなっている。
スタ（ＦＥＴ）を用いた集積回路では能動素子及び受動
素子の密度が非常に高くなっている。
各回路の寸法を減じると共に回路間の分離に必要な面積
を減じて高密度を達成するため、これまで種々の技術及
び製造方法が開発された。
を減じて高密度を達成するため、これまで種々の技術及
び製造方法が開発された。
また、例えばメモリ技術において集積回路の密度を更に
高めるため、半導体基板での占有面積が小さくなるよう
な非常に簡単な回路も開発された。
高めるため、半導体基板での占有面積が小さくなるよう
な非常に簡単な回路も開発された。
メモリ・セルを形成する最も簡単な回路の一例は特公昭
４８−１３２５２号公報に示されている。
４８−１３２５２号公報に示されている。
このメモリ・セルはコンデンサをビット／センス線へ結
合するためのスイッチとして単一のＦＥＴ装置を用いて
いる。
合するためのスイッチとして単一のＦＥＴ装置を用いて
いる。
また、特開昭４９−１１８３８２号及び特公昭５１−２
８９９０号公報には、上記特公昭に示されている形式の
単一装置ＦＥＴメモリ・セルが示され、ここでは、セル
密度を改善するために多結晶シリコン層をフィールド・
シールド兼貯蔵用コンデンサの電極として用いている。
８９９０号公報には、上記特公昭に示されている形式の
単一装置ＦＥＴメモリ・セルが示され、ここでは、セル
密度を改善するために多結晶シリコン層をフィールド・
シールド兼貯蔵用コンデンサの電極として用いている。
また、セル密度を更に高めるために窒化シリコンと二酸
化シリコンの二重層、及びポリシリコン導電層を用いる
セル製造法も利用されている。
化シリコンの二重層、及びポリシリコン導電層を用いる
セル製造法も利用されている。
米国特許第３７７１１４７号には、自己整列性のゲート
を与えるために第４レベルの金属（タングステン）を用
い、基準電位に保たれる金属層を貯蔵用コンデンサの電
極として利用する単一装置ＦＥＴメモリ・セルが示され
ている。
を与えるために第４レベルの金属（タングステン）を用
い、基準電位に保たれる金属層を貯蔵用コンデンサの電
極として利用する単一装置ＦＥＴメモリ・セルが示され
ている。
米国特許第３６４８１２５号には、シリコン材の中へ延
びた酸化シリコンのグリッドによって電気的に分離され
たポケットを形成する工程を含む集積回路の製法が示さ
れ、またＥｌｅｃｔｒｏｎｉｃｓ 。
びた酸化シリコンのグリッドによって電気的に分離され
たポケットを形成する工程を含む集積回路の製法が示さ
れ、またＥｌｅｃｔｒｏｎｉｃｓ 。
Ｓｅｐ、１１，１９７２、ページ３１には、単一トラン
ジスタのメモリ・セルの製造に酸化物分離法を使用する
ことが示唆されている。
ジスタのメモリ・セルの製造に酸化物分離法を使用する
ことが示唆されている。
米国特許第３７３６１９３号にはポリシリコンのグリッ
ドを用いて単結晶シリコンの島をつくる電気的分離技術
が示されている。
ドを用いて単結晶シリコンの島をつくる電気的分離技術
が示されている。
また、米国特許第３６９９６４６号及び
Ｅｌｅｃｔｒｏｎｉｃｓ 、 Ａｕｇ ・２ 、１９７
１、ページ７４には窒化物−酸化物のゲート誘電体を用
いたシリコン・ゲートを有するＦＥＴが示されている。
１、ページ７４には窒化物−酸化物のゲート誘電体を用
いたシリコン・ゲートを有するＦＥＴが示されている。
Ｉ ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅＢｕｌｌｅｔｉｎ。
ｅＢｕｌｌｅｔｉｎ。
Ｖｏｌ、１８ 、ＡＩ 、Ｊｕｎｅ １９７５、ページ
６８゜６９には、間隔をあけて設けたポリシリコン線の
間に且つこれから絶縁してアルミニウム・ストリップを
設けてワード線のパッケージ密度を上げるようにしたメ
モリ・アレイが示されている。
６８゜６９には、間隔をあけて設けたポリシリコン線の
間に且つこれから絶縁してアルミニウム・ストリップを
設けてワード線のパッケージ密度を上げるようにしたメ
モリ・アレイが示されている。
特開昭５０−３８０５９号公報には、フォトレジストを
用いて、制御された方法で基板上に薄膜を付着するリフ
ト・オフ方法が示されている。
用いて、制御された方法で基板上に薄膜を付着するリフ
ト・オフ方法が示されている。
特願昭５１−１０１７５６号には、窒化物−酸化物のゲ
ート誘電体と、酸化物層だけで分離された２つのドープ
された多結晶シリコン層とを用いた高密度メモリ・アレ
イが示されている。
ート誘電体と、酸化物層だけで分離された２つのドープ
された多結晶シリコン層とを用いた高密度メモリ・アレ
イが示されている。
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ。
Ｂｕｌｌｅｔｉｎ。
Ｖｏｌ １８ 、Ａ６ 、 Ｎｏｖ ・１９７５、ペー
ジ１７６６ 、１７６７には、フォトレジスト・リフト
・オフ技術を用いて二酸化シリコン絶縁層の上にポリシ
リコン層と白金層を形成し白金層をＦＥＴのゲート電極
として用いる集積回路の製造法が示されている。
ジ１７６６ 、１７６７には、フォトレジスト・リフト
・オフ技術を用いて二酸化シリコン絶縁層の上にポリシ
リコン層と白金層を形成し白金層をＦＥＴのゲート電極
として用いる集積回路の製造法が示されている。
上記の特許や文献に示されている技術を用いることによ
り、通常はシリコンでつくられる小さな半導体基板又は
チップ上に数千のセルを含む半導体集積回路を製造でき
るようになった。
り、通常はシリコンでつくられる小さな半導体基板又は
チップ上に数千のセルを含む半導体集積回路を製造でき
るようになった。
本発明の目的は半導体チップの構成部品密度及び信頼性
を更に高めるための改良された集積回路製造法を提供す
ることである。
を更に高めるための改良された集積回路製造法を提供す
ることである。
他の目的は改善された自己整列化技術を用いてセルの素
子を形成することによって半導体チップ上のメモリ・セ
ルの密度を高めることである。
子を形成することによって半導体チップ上のメモリ・セ
ルの密度を高めることである。
他の目的は比較的平面的な集積回路構造として集積回路
を形成することである。
を形成することである。
他の目的はスイッチング素子のゲート電極即ち制御電極
の絶縁層での電荷の蓄積を除去又は最小にするためゲー
ト電極に例えば二酸化シリコンのような１つの絶縁層し
か用いない半導体集積回路メモリ・セルを提供すること
である。
の絶縁層での電荷の蓄積を除去又は最小にするためゲー
ト電極に例えば二酸化シリコンのような１つの絶縁層し
か用いない半導体集積回路メモリ・セルを提供すること
である。
他の目的は薄い絶縁媒体によって分離された近接する導
電性ポリシリコン膜を共通の平面上につくるためのリフ
ト・オフ手段としてフォトレジストを使用してメモリ・
セルを設けることである。
電性ポリシリコン膜を共通の平面上につくるためのリフ
ト・オフ手段としてフォトレジストを使用してメモリ・
セルを設けることである。
他の目的は自己整列したいくつかの素子とコンデンサと
を有するＦＥＴより成る高密度のメモリ・セルのアレイ
を半導体基板に形成し且つ夫々のセルを半導体基板内で
互いに電気的に分離して形成する改良された製造方法を
提供することである。
を有するＦＥＴより成る高密度のメモリ・セルのアレイ
を半導体基板に形成し且つ夫々のセルを半導体基板内で
互いに電気的に分離して形成する改良された製造方法を
提供することである。
他の目的は１つのＦＥＴと１つの貯蔵コンデンサを夫々
有する高密度のセルを用いた改良されたメモリ・アレイ
を最少数のマスク工程を用いて製造する方法を提供する
ことである。
有する高密度のセルを用いた改良されたメモリ・アレイ
を最少数のマスク工程を用いて製造する方法を提供する
ことである。
本発明は好ましくはシリコンでつくられた半導体基板に
メモリ・セルのような高密度の集積回路をつくる方法を
提供するものであるが、本発明では、半導体基板上に１
つの薄い誘電体絶縁層を形成し、次に導電性の多結晶シ
リコン即ちポリシリコンの第１の層を付着し、もし自己
整夕１ルた接点が望まれるときは適宜窒化シリコン層を
付着し、そしてフォトレジスト層を付着する。
メモリ・セルのような高密度の集積回路をつくる方法を
提供するものであるが、本発明では、半導体基板上に１
つの薄い誘電体絶縁層を形成し、次に導電性の多結晶シ
リコン即ちポリシリコンの第１の層を付着し、もし自己
整夕１ルた接点が望まれるときは適宜窒化シリコン層を
付着し、そしてフォトレジスト層を付着する。
次にマスクを用いて第１のポリシリコン層のゲート電極
即ち制御電極の領域を定め、ゲート領域の外側の物質層
を部分的にまたは誘電体層に届くまで完全にエッチし除
去する。
即ち制御電極の領域を定め、ゲート領域の外側の物質層
を部分的にまたは誘電体層に届くまで完全にエッチし除
去する。
次に導電性多結晶シリコンの第２の層を付着し、フォト
レジスト上に置かれた第２のポリシリコン層部分をフォ
トレジストと共に取り去る即ちリフト・オフする。
レジスト上に置かれた第２のポリシリコン層部分をフォ
トレジストと共に取り去る即ちリフト・オフする。
第１のポリシリコン層の縁部と共に第２のポリシリコン
層を部分的に酸化する。
層を部分的に酸化する。
知られている浸漬エッチ法により第１のポリシリコン層
の上から窒化シリコンを除去して第１のポリシリコン層
の表面を露出し、またもし窒化シリコンがなければ上記
酸化処理によって第１のポリシリコン層に形成された酸
化層に普通の接点開孔を形成し、そして第１のポリシリ
コン層と接触して導電性金属層を付着する。
の上から窒化シリコンを除去して第１のポリシリコン層
の表面を露出し、またもし窒化シリコンがなければ上記
酸化処理によって第１のポリシリコン層に形成された酸
化層に普通の接点開孔を形成し、そして第１のポリシリ
コン層と接触して導電性金属層を付着する。
誘電体層を形成する前に不純物を基板に拡散することに
より、あるいは誘電体層を形成した後にイオン注入を行
なうことにより、シリコン基板にＦＥＴのソース領域及
びドレイン領域または電荷源を形成することができる。
より、あるいは誘電体層を形成した後にイオン注入を行
なうことにより、シリコン基板にＦＥＴのソース領域及
びドレイン領域または電荷源を形成することができる。
本発明の方法によれば、貯蔵コンデンサを利用した種々
の形式のダイナミック・メモリを、非常に高いセル密度
で製造することができる。
の形式のダイナミック・メモリを、非常に高いセル密度
で製造することができる。
次に図面を参照する。
第１図は本発明の方法を用いてつくられたメモリ・セル
を示し、好ましくはｐ型シリコンでつくられた基板１０
の上に厚さ約４５ＯＡの薄い誘電体層、好ましくは二酸
化シリコン層１２が付着されている。
を示し、好ましくはｐ型シリコンでつくられた基板１０
の上に厚さ約４５ＯＡの薄い誘電体層、好ましくは二酸
化シリコン層１２が付着されている。
基板１０にはＦＥＴを形成するＮ十拡散領域１４，１６
が形成されている。
が形成されている。
領域１４はビット／センス線としても働き、領域１６は
貯蔵コンデンサの一方の電極としても働く。
貯蔵コンデンサの一方の電極としても働く。
二酸化シリコン層１２の上にはドープされた多結晶シリ
コン即ちポリシリコンの第１の層１８でつくられたゲー
ト電極が形成されている。
コン即ちポリシリコンの第１の層１８でつくられたゲー
ト電極が形成されている。
更に、ドープされたポリシリコンの第２の層２０が形成
されており、これはゲート電極１８を取囲む領域を除い
た基板１０のほぼ全領域に付着されている。
されており、これはゲート電極１８を取囲む領域を除い
た基板１０のほぼ全領域に付着されている。
ゲート電極１８上には例えば銅ドープされたアルミニウ
ムのワード線２２がゲート電極１８と接触して付着され
、ワード線２２は絶縁層３０によって第２のポリシリコ
ン層２０から絶縁されている。
ムのワード線２２がゲート電極１８と接触して付着され
、ワード線２２は絶縁層３０によって第２のポリシリコ
ン層２０から絶縁されている。
ビット／センス線１４にはビット駆動器及びセンス増巾
器２４が接続され、ワード線２２にはワード駆動器２６
が結合されている。
器２４が接続され、ワード線２２にはワード駆動器２６
が結合されている。
第２のポリシリコン層２０には基準電位源２８が接続さ
れている。
れている。
第１図に例示したメモリ・セルはよく知られているよう
に動作し、情報の書込みは、ワード線２２を介してワー
ド駆動器２６からゲート電極１８へパルスを印加したと
きビット駆動器２４から信号を供給して、領域１６によ
って定められる貯蔵コンデンサへ書込みを行なうことに
よって行なわれ、貯蔵コンデンサからの情報の読出しは
、ワード駆動器２６からワード線２２ヘパルスヲ印加し
てセンス増巾器２４で出力信号を感知することによって
行なわれる。
に動作し、情報の書込みは、ワード線２２を介してワー
ド駆動器２６からゲート電極１８へパルスを印加したと
きビット駆動器２４から信号を供給して、領域１６によ
って定められる貯蔵コンデンサへ書込みを行なうことに
よって行なわれ、貯蔵コンデンサからの情報の読出しは
、ワード駆動器２６からワード線２２ヘパルスヲ印加し
てセンス増巾器２４で出力信号を感知することによって
行なわれる。
第１図に例示したメモリを製造する本発明による方法は
第２Ａ図−第２Ｇ図に示されている。
第２Ａ図−第２Ｇ図に示されている。
Ｎ＋拡散領域１４及び１６はドープされた酸化物のスト
リップ１５及びドープされた酸化物の矩形膜１１を利用
することによって夫々形成される。
リップ１５及びドープされた酸化物の矩形膜１１を利用
することによって夫々形成される。
ストリップ１５及び矩形膜１γは、ドープされた酸化物
の層を基板１０の表面に形成し次に第２Ａ図に示す所望
の形状を定めるように適正なマスク技術を利用すること
によってつくることができる。
の層を基板１０の表面に形成し次に第２Ａ図に示す所望
の形状を定めるように適正なマスク技術を利用すること
によってつくることができる。
ストリップ１５及び矩形膜１１のドーパントを知られて
いる方法で基板１０ヘトライブ・インすると、Ｎ十拡散
領域１４と１６が得られる。
いる方法で基板１０ヘトライブ・インすると、Ｎ十拡散
領域１４と１６が得られる。
次に矩形膜１１をエツチングにより除去し、一方、ドー
プされた酸化物１５を適当なマスクで保護し第２Ｂ図に
示すように基板１０上に残す。
プされた酸化物１５を適当なマスクで保護し第２Ｂ図に
示すように基板１０上に残す。
次に第２Ｃ図に示すように、熱酸化のようなよく知られ
ている技術によって基板１０の表面に薄い二酸化シリコ
ン層１２を形成する。
ている技術によって基板１０の表面に薄い二酸化シリコ
ン層１２を形成する。
二酸化シリコン層１２の上に第１のポリシリコン層１８
を付着する。
を付着する。
ポリシリコン層１８はジボランのようなホウ素を含むガ
スの存在下で約９００℃の温度でシランを分解すること
によって付着しうる。
スの存在下で約９００℃の温度でシランを分解すること
によって付着しうる。
第１のポリシリコン層１８の上には、非常に薄い、好ま
しくは１００λ程度の薄さの第２の二酸化シリコン層１
９を例えば熱酸化によって形式する。
しくは１００λ程度の薄さの第２の二酸化シリコン層１
９を例えば熱酸化によって形式する。
第２の二酸化シリコン層１９の上には窒化シリコン層２
１を付着し、窒化シリコン層２１上には例えば熱分解付
着技術によって第３の二酸化シリコン層２３を付着する
。
１を付着し、窒化シリコン層２１上には例えば熱分解付
着技術によって第３の二酸化シリコン層２３を付着する
。
次に第３の二酸化シリコン層２３の上に好ましくはネガ
型のフォトレジスト層２５ｔ−ｆｔ着する。
型のフォトレジスト層２５ｔ−ｆｔ着する。
ゲート領域を定めるように適当にマスク処理し、第２Ｄ
図に示すように領域１４と１６間のゲート領域を除いて
層１８．１９，２１，２３、及び２５をエッチし除去す
る。
図に示すように領域１４と１６間のゲート領域を除いて
層１８．１９，２１，２３、及び２５をエッチし除去す
る。
もし希望するならば、図示のように層１８を部分的にエ
ッチし、ゲート領域の外側の二酸化シリコン層１２の上
に比較的薄いポリシリコン層１８′を形成することもで
きる。
ッチし、ゲート領域の外側の二酸化シリコン層１２の上
に比較的薄いポリシリコン層１８′を形成することもで
きる。
ポリシリコン１８のための適当なエツチング剤はフッ化
水素酸及び硝酸の水溶液、またはフッ化水素酸、硝酸及
び酢酸の混合液である。
水素酸及び硝酸の水溶液、またはフッ化水素酸、硝酸及
び酢酸の混合液である。
次に第２Ｅ図に示すように、フォトレジスト２５、二酸
化シリコン層１２及びドープされた酸化物ストリップ１
５の一部の上に第２のポリシリコン層２０′を例えば蒸
着法によって付着する。
化シリコン層１２及びドープされた酸化物ストリップ１
５の一部の上に第２のポリシリコン層２０′を例えば蒸
着法によって付着する。
薄いポリシリコン層１８′が残されている場合、第２の
ポリシリコン層２０′の厚さとこの部分のポリシリコン
層１８′の厚さの和は第１のポリシリコン層１８の厚さ
に等しいのが好ましい。
ポリシリコン層２０′の厚さとこの部分のポリシリコン
層１８′の厚さの和は第１のポリシリコン層１８の厚さ
に等しいのが好ましい。
第２Ｅ図に示すようにフォトレジスト２５上にある第２
のポリシリコン層２０′の部分はフォトレジストを適当
な溶剤例えば酢酸ブチルまたはＮメチル・ピロリドンで
溶解することによりフォトレジストと一緒にリフト・オ
フされる即ち取り去られる。
のポリシリコン層２０′の部分はフォトレジストを適当
な溶剤例えば酢酸ブチルまたはＮメチル・ピロリドンで
溶解することによりフォトレジストと一緒にリフト・オ
フされる即ち取り去られる。
次に第２のポリシリコン層２０′の露出表面を第１のポ
リシリコン層１８，１８’の縁部又は側部と共に酸化し
、第２Ｆ図に示すように絶縁層３０と、酸化されない第
２のポリシリコン層領域２０を形成する。
リシリコン層１８，１８’の縁部又は側部と共に酸化し
、第２Ｆ図に示すように絶縁層３０と、酸化されない第
２のポリシリコン層領域２０を形成する。
もし希望するならば、薄いポリシリコン層部分１８′を
残さないようにポリシリコン層１８を完全にエッチして
もよい。
残さないようにポリシリコン層１８を完全にエッチして
もよい。
第４のポリシリコン層１８をエッチし、フォトレジスト
２５をマスクとして第２のポリシリコン層２０′を付着
すると、第」のポリシリコン層１８のエッチされた縁部
と第２のりシリコン層２０′の縁部の間に第２Ｅ図の如
く薄いポリシリコン層部分が得られ、あるいは第１のポ
リシリコン層１８を完全にエッチした場合はポリシリコ
ン層のない略Ｖ字状のすき間が得られ、この状態で酸化
すると、酸化物によって完全に分離されたポリシリコン
層１８゜２０を得ることができる。
２５をマスクとして第２のポリシリコン層２０′を付着
すると、第」のポリシリコン層１８のエッチされた縁部
と第２のりシリコン層２０′の縁部の間に第２Ｅ図の如
く薄いポリシリコン層部分が得られ、あるいは第１のポ
リシリコン層１８を完全にエッチした場合はポリシリコ
ン層のない略Ｖ字状のすき間が得られ、この状態で酸化
すると、酸化物によって完全に分離されたポリシリコン
層１８゜２０を得ることができる。
次に、知られている非マスク浸漬エツチング法によって
窒化シリコン層２１並びに２つの薄い二酸化シリコン層
１９゜２３を除去し、領域１４と１６の間の第１ポリシ
リコン層１８の上面を露出する。
窒化シリコン層２１並びに２つの薄い二酸化シリコン層
１９゜２３を除去し、領域１４と１６の間の第１ポリシ
リコン層１８の上面を露出する。
この浸漬エツチングにはフッ化水素酸を使用でき、この
場合、第１のポリシリコン層１８上の露出した窒化物−
酸化物の絶縁層１９，２１，２３をすべてエツチングに
よって除去しても、絶縁層３０が厚いため絶縁層３０は
部分的にしかエッチされない。
場合、第１のポリシリコン層１８上の露出した窒化物−
酸化物の絶縁層１９，２１，２３をすべてエツチングに
よって除去しても、絶縁層３０が厚いため絶縁層３０は
部分的にしかエッチされない。
最後に、例えば銅ドープ・アルミニウムのワード線２２
を第１のポリシリコン層と接触するように付着する。
を第１のポリシリコン層と接触するように付着する。
第２Ｇ図に示すようにワード線２２は絶縁層３０によっ
て第２のポリシリコン層２０から分離されている。
て第２のポリシリコン層２０から分離されている。
以上の説明かられかるように、本発明によってつくられ
るセルは上記特開昭４９−１１８３８２号に述べられて
いるものといくぶん類似するが、拡散領域１４．１６に
よって形成されるソース、ドレインを持つトランジスタ
のゲート電極を形成する第１のポリシリコン層１８の下
に１つの絶縁層１２しか必要としない点で異なる。
るセルは上記特開昭４９−１１８３８２号に述べられて
いるものといくぶん類似するが、拡散領域１４．１６に
よって形成されるソース、ドレインを持つトランジスタ
のゲート電極を形成する第１のポリシリコン層１８の下
に１つの絶縁層１２しか必要としない点で異なる。
更に、貯蔵コンデンサは１つの誘電体層１２しか持たず
、コンデンサ電極は第２のポリシリコン層２０と領域１
６によって形成される。
、コンデンサ電極は第２のポリシリコン層２０と領域１
６によって形成される。
窒化物を除去したことにより、特に第１のポリシリコン
層の丁のゲート領域に窒化物を用いないようにしたこと
により、例えば二酸化シリコンと窒化シリコンの組合わ
せのような二重誘電体を用いたときに起こるような、電
極１８と基板１０の間の誘電体での電荷蓄積が生じなく
なる。
層の丁のゲート領域に窒化物を用いないようにしたこと
により、例えば二酸化シリコンと窒化シリコンの組合わ
せのような二重誘電体を用いたときに起こるような、電
極１８と基板１０の間の誘電体での電荷蓄積が生じなく
なる。
更に、本発明の方法によれば、ケート電極１８とコンデ
ンサ電極２０の間で厳密な整列を必要とすることなくこ
れらの電極を同一平面上に互いに分離して近接して設け
ることができる。
ンサ電極２０の間で厳密な整列を必要とすることなくこ
れらの電極を同一平面上に互いに分離して近接して設け
ることができる。
必要に応じて、ポリシリコン層１８，２０．拡散領域１
４，１６、及び基板１０に適当な電気的接点がつくられ
ることは理解されよう。
４，１６、及び基板１０に適当な電気的接点がつくられ
ることは理解されよう。
また、ワード線２２は第２Ｇ図に示すような構造体の全
表面に銅ドープ・アルミニウムを蒸着し次に周知のマス
ク技術を用いて個々の線を形成することによってつくる
ことができる。
表面に銅ドープ・アルミニウムを蒸着し次に周知のマス
ク技術を用いて個々の線を形成することによってつくる
ことができる。
第３Ａ図−第３Ｄ図は本発明の第２の実施例を示し、こ
の方法によっても第１図に示したセルと同様のメモリ・
セルをつくることができる。
の方法によっても第１図に示したセルと同様のメモリ・
セルをつくることができる。
この実施例では、シリコン基板１０にＮ十領域１４゜１
６を形成する前に基板１０上に薄い誘電体層１２を形成
する。
６を形成する前に基板１０上に薄い誘電体層１２を形成
する。
第３Ａ図に示すように、誘電体層１２の上に第１のポリ
シリコン層１８を付着し、次に第２の二酸化シリコン層
１９、窒化シリコン層２１、第３の二酸化シリコン層２
３及びフォトレジスト２５を付着する。
シリコン層１８を付着し、次に第２の二酸化シリコン層
１９、窒化シリコン層２１、第３の二酸化シリコン層２
３及びフォトレジスト２５を付着する。
適当なマスク技術を用いることによって、第３Ａ図に示
すように層１８゜１９．２１，２３，２５をエッチし、
ゲート電極１８を形成する。
すように層１８゜１９．２１，２３，２５をエッチし、
ゲート電極１８を形成する。
Ｎ十領域１６は、ポジ型フォトレジスト２１とネガ型フ
ォトレジスト２５によって領域限定し、そしてよく知ら
れているイオン注入技術によって二酸化シリコン１２を
通して基板１０へＮ＋イオンを導入することによって形
成される。
ォトレジスト２５によって領域限定し、そしてよく知ら
れているイオン注入技術によって二酸化シリコン１２を
通して基板１０へＮ＋イオンを導入することによって形
成される。
次にポジ型フォトレジスト２γを除去し、第３Ｃ図に示
すようにネガ型フォトレジスト２５及び二酸化シリコン
１２の上に第２のポリシリコン層２０を付着する。
すようにネガ型フォトレジスト２５及び二酸化シリコン
１２の上に第２のポリシリコン層２０を付着する。
次に適当なエツチング技術及びマスク技術を用いて、Ｎ
十領域１４に対応する部分の第２ポリシリコン層２０を
一部分除去し、再びイオン注入技術を用いて基板１０へ
Ｎ＋イオンを導入する。
十領域１４に対応する部分の第２ポリシリコン層２０を
一部分除去し、再びイオン注入技術を用いて基板１０へ
Ｎ＋イオンを導入する。
残っているネガ型フォトレジスト２５及びその上の第２
ポリシリコン層２０を除去する。
ポリシリコン層２０を除去する。
第２のポリシリコン層２０の露出した表面を、第１のポ
リシリコン層１８の側部または縁部と共に酸化し、絶縁
層３０を形成する（第３Ｄ図１次いで第２及び第３の二
酸化シリコン層１９゜２３、窒化シリコン層２１を除去
して、第１ポリシリコン層１８の上面を露出する。
リシリコン層１８の側部または縁部と共に酸化し、絶縁
層３０を形成する（第３Ｄ図１次いで第２及び第３の二
酸化シリコン層１９゜２３、窒化シリコン層２１を除去
して、第１ポリシリコン層１８の上面を露出する。
次に第１のポリシリコン層１８と接触してワード線２２
に形成するが、ワード線２２は絶縁層３０によって第２
のポリシリコン層２０から絶縁される。
に形成するが、ワード線２２は絶縁層３０によって第２
のポリシリコン層２０から絶縁される。
この方法による場合も、ゲート電極を形成する第１のポ
リシリコン層１８と、貯蔵コンデンサの電極及びメモリ
のためのフィールド・シールドとして働く第２のポリシ
リコン層２０との間に自己整列性が得らへそして２つの
互いに絶縁された導電層１８及び２０の間に良好に限定
された狭い間隔を与えることができる。
リシリコン層１８と、貯蔵コンデンサの電極及びメモリ
のためのフィールド・シールドとして働く第２のポリシ
リコン層２０との間に自己整列性が得らへそして２つの
互いに絶縁された導電層１８及び２０の間に良好に限定
された狭い間隔を与えることができる。
上記２つの実施例の方法ではメモリ・セルを互いに分離
するためにフィールド・シールド２０を設けているが、
本発明は回路を互いに分離するのに例えば酸化物分離法
を用いる場合にも用いることもできる。
するためにフィールド・シールド２０を設けているが、
本発明は回路を互いに分離するのに例えば酸化物分離法
を用いる場合にも用いることもできる。
例えば、第４図に示すように、薄い二酸化シリコン１２
の上に第４のポリシリコン層１８を付着する前に、例え
ば窒化シリコン・マスクを用いて基板１０に深く延びた
酸化物３２を形成することができる。
の上に第４のポリシリコン層１８を付着する前に、例え
ば窒化シリコン・マスクを用いて基板１０に深く延びた
酸化物３２を形成することができる。
次に第３Ａ図に示すように、順次に第１のポリシリコン
層１８、二酸化シリコン層１９、窒化シリコン層２１、
二酸化シリコン層２３、及びフォトレジスト２５を付着
形成した後、前に延べたようにイオン注入技術によって
Ｎ＋領域１４，１６を形成することができる。
層１８、二酸化シリコン層１９、窒化シリコン層２１、
二酸化シリコン層２３、及びフォトレジスト２５を付着
形成した後、前に延べたようにイオン注入技術によって
Ｎ＋領域１４，１６を形成することができる。
その後は前に述べたのと同様の手順によって第４図の構
造をつくる。
造をつくる。
本発明の実施例では、１つのＦＥＴと１つの貯蔵コンデ
ンサを用いた単一装置メモリ・セルの製造に関連して説
明したが、本発明の方法は例えば第５図−第１図に例示
するように他のメモリ回路を製造するのにも使用しうる
。
ンサを用いた単一装置メモリ・セルの製造に関連して説
明したが、本発明の方法は例えば第５図−第１図に例示
するように他のメモリ回路を製造するのにも使用しうる
。
第５図−第１図のメモリは基本的には、特願昭５２−７
９３０号に開示されている形式の、コンデンサを利用し
た電荷蓄積メモリである。
９３０号に開示されている形式の、コンデンサを利用し
た電荷蓄積メモリである。
シリコン基板１０には適当な拡散によって電荷源３４が
形成され、基板１０の表面には薄い二酸化シリコン層１
２が形成されている。
形成され、基板１０の表面には薄い二酸化シリコン層１
２が形成されている。
このメモリでは、単一装置メモリ・セルと関連して上述
したのと同様のやり方で第１と第２のポリシリコン層１
８，２０が設けられる。
したのと同様のやり方で第１と第２のポリシリコン層１
８，２０が設けられる。
第２のポリシリコン層２０は複数の間隔をあけて設けら
れたストリップとして形成され、これらのストリップは
電荷源３４と平行に配置されている。
れたストリップとして形成され、これらのストリップは
電荷源３４と平行に配置されている。
第１のポリシリコン層１８は、個々の矩形セグメントと
して形成され、これらのセグメントは電荷源３４を夫々
のポリシリコン・ストリップ２０へ結合するように設け
られている。
して形成され、これらのセグメントは電荷源３４を夫々
のポリシリコン・ストリップ２０へ結合するように設け
られている。
第」のポリシリコン層１８のセグメントはワード線２２
へ接続され、メモリのためのゲート電極即ち制御電極を
形成する。
へ接続され、メモリのためのゲート電極即ち制御電極を
形成する。
電荷源３４とワード線２２の間には厚い二酸化シリコン
層３６が設けられている。
層３６が設けられている。
本発明の教示に従って第５図−第１図の電荷蓄積メモリ
をつくるときは、先ず分離用の酸化物ストリップ３２を
形成する。
をつくるときは、先ず分離用の酸化物ストリップ３２を
形成する。
酸化物ストリップ３２は、ワード線２２の両側に電荷源
３４と直角に延び且つ電荷源３４から延びるようにつく
られる。
３４と直角に延び且つ電荷源３４から延びるようにつく
られる。
基板１０の表面に薄い二酸化シリコン層１２を設け、次
に、第５図−第７図には具体的に示してないが、前に単
一装置メモリ・セルの製造に関して述べたように第１の
ポリシリコン層１８、及び窒化シリコン層（前述の窒化
シリコン層２１に対応する）を形成する。
に、第５図−第７図には具体的に示してないが、前に単
一装置メモリ・セルの製造に関して述べたように第１の
ポリシリコン層１８、及び窒化シリコン層（前述の窒化
シリコン層２１に対応する）を形成する。
第１のポリシリコン層１８と窒化シリコン層をエッチし
て、電荷源３４と直角に延び且つ酸化物ストリップ３２
の間に位置するスｌ−ＩＪツブを形成する。
て、電荷源３４と直角に延び且つ酸化物ストリップ３２
の間に位置するスｌ−ＩＪツブを形成する。
酸化物スｌ−１）ツブ３２は第１ポリシリコン層１８及
び窒化シリコン層のストリップを形成した後に形成する
。
び窒化シリコン層のストリップを形成した後に形成する
。
酸化物ストリップ３２を形成した後に適当なマスク技術
及び拡散技術を用いて基板１０にＮ十拡散領域を形成し
電荷源３４を形成する。
及び拡散技術を用いて基板１０にＮ十拡散領域を形成し
電荷源３４を形成する。
次に電荷源３４を厚い酸化物３６で保護し、そして全面
にフォトレジスト層を付着する。
にフォトレジスト層を付着する。
次に通常のマスク技術により電荷源３４と平行に延びる
フォトレジスト・ストリップを形成して、窒化シリコン
層及び第１のポリシリコン層を薄い誘電体層１２の表面
までエッチし、第５図に示すように第１のポリシリコン
層１８のセクメントを形成する。
フォトレジスト・ストリップを形成して、窒化シリコン
層及び第１のポリシリコン層を薄い誘電体層１２の表面
までエッチし、第５図に示すように第１のポリシリコン
層１８のセクメントを形成する。
次に残りのフォトレジストの上と薄い二酸化シリコン層
１２の露出部分の上に第２のポリシリコン層２０を付着
する。
１２の露出部分の上に第２のポリシリコン層２０を付着
する。
次にリフト・オフ技術を用いてフォトレジスト上の第２
のポリシリコン層２０を除去する。
のポリシリコン層２０を除去する。
第２のポリシリコン層２０の露出した表面を第１のポリ
シリコン層１８の縁部と一緒に酸化して絶縁層３０を形
成し、また第１のポリシリコン層１８上に残っている窒
化シリコンを浸漬エッチ法によって除去する。
シリコン層１８の縁部と一緒に酸化して絶縁層３０を形
成し、また第１のポリシリコン層１８上に残っている窒
化シリコンを浸漬エッチ法によって除去する。
次に好ましくは銅ドープ・アルミニウムの金属層を第１
のポリシリコン１８上に蒸着し、エッチしてワード線を
つくる。
のポリシリコン１８上に蒸着し、エッチしてワード線を
つくる。
この方法によれば、高密度の電荷蓄積メモリをｔＪ＞数
のマスク工程で形成できる。
のマスク工程で形成できる。
本発明の方法は本明細書で例示した以外の構造をつくる
のにも使用しうる。
のにも使用しうる。
例えば、電荷結合装置（ＣＣＤ）に空乏井戸をつくるた
めの電極を形成するのに使用しうる。
めの電極を形成するのに使用しうる。
ＣＣＤの構造及び動作は例えば特公昭５０−２６９１１
号公報に示されている。
号公報に示されている。
本発明によって製造した構造体は比較的平面的であるが
、第１のポリシリコン層１８を第２のポリシリコン層２
０よりも厚くすることにより、例えば第１のポリシリコ
ン層１８の厚さを第２のポリシリコン層２０の厚さと絶
縁層３０の厚さの和に等しくすることにより、もつと平
面的な構造体をつくることができる。
、第１のポリシリコン層１８を第２のポリシリコン層２
０よりも厚くすることにより、例えば第１のポリシリコ
ン層１８の厚さを第２のポリシリコン層２０の厚さと絶
縁層３０の厚さの和に等しくすることにより、もつと平
面的な構造体をつくることができる。
ドープしたポリシリコン層１８，２０を例えばタンタル
のような耐火性金属で置き換え、陽極酸化したタンタル
酸化物でタンタル表面に絶縁障壁を形成するようにしう
る。
のような耐火性金属で置き換え、陽極酸化したタンタル
酸化物でタンタル表面に絶縁障壁を形成するようにしう
る。
マスクされない一括処理工程において熱的に、化学的に
あるいは陽極的に自己絶縁可能な他の金属も使用しうる
。
あるいは陽極的に自己絶縁可能な他の金属も使用しうる
。
したがって本発明の技術を利用すれば、ゲート絶縁体と
して二重誘電体を用いることなく比較的簡単な方法を用
いて、高密度で信頼性があり且つ比較的平面的な構造の
集積回路特にメモリ・セルを製造できることが明らかで
あろう。
して二重誘電体を用いることなく比較的簡単な方法を用
いて、高密度で信頼性があり且つ比較的平面的な構造の
集積回路特にメモリ・セルを製造できることが明らかで
あろう。
第１図は本発明の方法を用いてつくられたメモリ・セル
を例示する平面図、第２Ａ図、第２Ｂ図、第２Ｃ図、第
２Ｄ図、第２Ｅ図、第２Ｆ図及び第２Ｇ図は本発明の１
つの実施例にしたがって第１図のメモリ・セルをつくる
場合の種々の段階における第１図の線２−２に沿った断
面図、第３Ａ図、第３Ｂ図、第３Ｃ図及び第３Ｄ図は本
発明の第２の実施例にしたがって第１図のメモリ・セル
をつくる場合の種々の段階における同様の断面図、第４
図は本発明の第３の実施例にしたがってつくった、第２
Ｇ図及び第３Ｄ図と同様のセル断面図、第５図は本発明
の第４の実施例にしたがってつくったもう１つのメモリ
の平面図、第６図及び第１図は第５図の線６−６及び線
γ−１で得られる断面図である。 １０・・・・・・半導体基板、１２・・・・・・二酸化
シリコン層、１４，１６・・・・・・拡散領域、１８・
・・・・・第１のポリシリコン層、１９・・・・・・第
２の二酸化シリコン層、２０・・・・・・第２のポリシ
リコン層、２１・・・・・・窒化シリコン層、２２・・
・・・・ワード線、２３・・・・・・第３の二酸化シリ
コン層、２５・・・・・・フォトレジスト層、３０・・
・・・・酸化物絶縁層。
を例示する平面図、第２Ａ図、第２Ｂ図、第２Ｃ図、第
２Ｄ図、第２Ｅ図、第２Ｆ図及び第２Ｇ図は本発明の１
つの実施例にしたがって第１図のメモリ・セルをつくる
場合の種々の段階における第１図の線２−２に沿った断
面図、第３Ａ図、第３Ｂ図、第３Ｃ図及び第３Ｄ図は本
発明の第２の実施例にしたがって第１図のメモリ・セル
をつくる場合の種々の段階における同様の断面図、第４
図は本発明の第３の実施例にしたがってつくった、第２
Ｇ図及び第３Ｄ図と同様のセル断面図、第５図は本発明
の第４の実施例にしたがってつくったもう１つのメモリ
の平面図、第６図及び第１図は第５図の線６−６及び線
γ−１で得られる断面図である。 １０・・・・・・半導体基板、１２・・・・・・二酸化
シリコン層、１４，１６・・・・・・拡散領域、１８・
・・・・・第１のポリシリコン層、１９・・・・・・第
２の二酸化シリコン層、２０・・・・・・第２のポリシ
リコン層、２１・・・・・・窒化シリコン層、２２・・
・・・・ワード線、２３・・・・・・第３の二酸化シリ
コン層、２５・・・・・・フォトレジスト層、３０・・
・・・・酸化物絶縁層。
Claims (1)
- １ 半導体基板の表面上に該表面から絶縁して設けられ
且つ互いに分離して同じ平面内に近接して位置する複数
個の導電体を有する半導体集積回路の製造方法において
、上記半導体基板の表面上に二酸化シリコン層を形成す
る工程と、該二酸化シリコン層上に第１の多結晶シリコ
ン層を付着する工程と、該第１の多結晶シリコン層上に
窒化シリコン層を付着する工程と、上記第１の多結晶シ
リコン層の保護されるべき領域を定めるように上記窒化
シリコン層上にフォトレジストを付着する工程と、上記
保護されるべき領域外の第１の多結晶シリコン層領域及
びその上に窒化シリコン層をエツチングによって上記保
護されるべき領域外の第１の多結晶シリコン層領域が一
部残る程度又は全く残らない程度に除去する工程と、上
記フォトレジスト領域上及び上記エツチングによって部
分的に残された上記保護されるべき領域外の第４の多結
晶シリコン層領域上又は上記二酸化シリコン層の露呈さ
れた表面上に第２の多結晶シリコン層を付着する工程と
、上記フォトレジスト及びその上の第２の多結晶シリコ
ン層領域を除去する工程と、残っている第１の多結晶シ
リコン層の上記窒化シリコン層に覆われていない部分及
び第２の多結晶シリコン層を部分的に酸化し、酸化され
ない第１及び第２の多結晶シリコン層部分によって互い
に分離された近接する導電体を形成する工程と、残って
いる上記窒化シリコン層を除去して上記第１の多結晶シ
リコン層の表面を露呈する工程と、露呈された上記第１
の多結晶シリコン層の表面と接触する導電性金属を付着
する工程とを含む半導体集積回路の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/793,217 US4123300A (en) | 1977-05-02 | 1977-05-02 | Integrated circuit process utilizing lift-off techniques |
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| JPS53136494A JPS53136494A (en) | 1978-11-29 |
| JPS5856267B2 true JPS5856267B2 (ja) | 1983-12-14 |
Family
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| JP53034960A Expired JPS5856267B2 (ja) | 1977-05-02 | 1978-03-28 | 半導体集積回路の製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4123300A (ja) |
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| GB (1) | GB1600048A (ja) |
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