JPS6043656B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6043656B2
JPS6043656B2 JP54071042A JP7104279A JPS6043656B2 JP S6043656 B2 JPS6043656 B2 JP S6043656B2 JP 54071042 A JP54071042 A JP 54071042A JP 7104279 A JP7104279 A JP 7104279A JP S6043656 B2 JPS6043656 B2 JP S6043656B2
Authority
JP
Japan
Prior art keywords
film
polycrystalline silicon
arsenic
silicon film
doped polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54071042A
Other languages
English (en)
Other versions
JPS55163837A (en
Inventor
次郎 大島
正治 青山
聖治 安田
敏夫 米沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP54071042A priority Critical patent/JPS6043656B2/ja
Priority to US06/152,305 priority patent/US4403392A/en
Priority to DE8080103063T priority patent/DE3071207D1/de
Priority to EP80103063A priority patent/EP0021133B1/en
Publication of JPS55163837A publication Critical patent/JPS55163837A/ja
Publication of JPS6043656B2 publication Critical patent/JPS6043656B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/92—Controlling diffusion profile by oxidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、詳しくは不純
物ドープ多結晶シリコンを電極取出し用配線として使用
すると共に拡散源として利用した半導体装置の製造方法
の改良に係る。
従来、不純物ドープ多結晶シリコンを電極取出し用配
線として使用すると共に、これを拡散源として半導体装
置（例えばバイポーラトランジスタ）を製造するには、
第１図ａ、ｂに示す方法が知られている。
すなわち、第１図ａに示すようにＰ型のベース領域１が
形成されたＮ型シリコン基板２の主面上に拡散窓３を有
する絶縁膜４を形成した後、砒素ドープ多結晶シリコン
膜５を被着し、ひきつづき窒素雰囲気中で熱処理する。
この時、砒素ドープ多結晶シリコン膜５中の砒素が拡散
窓３を介してシリコン基板２のベース領域１内に拡散し
、同第１図ａの如くＮ型のエミッタ領域６が形成される
。その後、多結晶シリコン膜５を写真蝕刻技術により選
択エッチングして電極取出し用配線層７を形成した後、
ＣＶＤ絶縁膜８を被着し、コンタクトホール９を開孔、
さらにアルミニウムを蒸着し、パターニングして該配線
層７を介してエミッタ領域６と接続するアルミニウム電
極１０を形成しバイポーラトランジスタを造る（第１図
を図示）。しカルながら、この従来法にあつては砒素ド
ープ多結晶シリコン膜５のパターニングを選択的なエッ
チングによつて行なつているため、第１図をに示す如く
パターニング後の配線層７と絶縁膜４に大きな段差が生
じ、その結果、アルミニウムの電極１０を形成した場合
、該段差付近で段切れを生じ易くなり信頼性、歩留りの
著しい低下を招く。また、配線層７の幅を絶縁膜４の拡
散窓３よりかなり大きくとらなければならないため、高
集積化の障害となる不都合さがあつた。このようなこと
から、最近、砒素ドープ多結晶シリコン膜により半導体
基板に拡散層を形成した後、該多結晶シリコン膜上に窒
化シリコンからなる耐酸化性マスク材を選択的に形成し
、ひきつづきウェット雰囲気下で熱酸化処理してマスク
材から露出する砒素ドープ多結晶シリコン膜部分を選択
的に酸化し絶縁化し電極取出し用配線層を形成する方法
が行なわれている。
この方法によれば配線層と絶縁膜とを平坦化でき、段切
れのない良好なアルミニウム電極を実現できる。しカル
ながら、砒素ドープ多結晶シリコン膜上に窒化シリコン
膜（Ｓｉ３Ｎ４膜）を直接被着すると、該多結晶シリコ
ン膜を高温熱酸化して選択的に絶縁化する際、それらの
熱膨張差によりＳｉ３Ｎ４膜にクラックが発生し、その
結果、所定の多結晶シリコン膜以外の部分まで絶縁化さ
れる不都合さを生じる。上述した砒素ドープ多結晶シリ
コン膜の選択的な絶縁化手段の改善策として、該多結晶
シリコン膜を熱酸化して表層に砒素硅化ガラス膜（Ａｓ
ＳＧ膜）を形成した後、Ｓｉ３Ｎ４膜を選択的に形成す
る方法、或いか該多結晶シリコン膜上にＣＶＤＳｉＯ２
膜を被着した後ＳＩ３Ｎ４膜を選択的に形成する方法が
提案されている。しかしながら、前者の方法では多結晶
シリコン膜をＳｉ３Ｎ４膜をマスク材として．ウェット
雰囲気中で高温熱酸化せしめる際、多結晶シリコン膜上
のＡｓＳＧ膜とＳｉ３Ｎ４膜が反応してＳｉ３Ｎ４膜が
溶融、ダレを生じ、多結晶シリコン膜のパターン精度が
著しく低下する欠点がある。また後者の方法では前者の
方法のようなＳｉ３Ｎ４膜の一溶融、ダレは生じないも
のの、ＣＶＤ−ＳｉＯ２膜は３０００〜４０００Ａ程度
にしないと絶縁耐圧が充分とれず、しかも膜厚、膜質が
共に不均一となる。このため、多結晶シリコン膜をＳｉ
３Ｎ４膜をマスク材としてウェット雰囲気中で高温熱処
理する際、それ・らの間に介在させた厚く、不均質なＣ
ＶＤ−ＳｉＯ２膜によりパターン精度が阻害されたり、
パターン幅が不均一化する欠点がある。これに対し、本
発明者は上記欠点を克服すべく鋭意研究した結果、半導
体基板に設けられた拡散窓を有する絶縁膜上に砒素ドー
プ多結晶シリコン膜及びアンドープ多結晶シリコン膜を
順次被着し、熱酸化処理することによつて、砒素ドープ
多結晶シリコン中の砒素が拡散窓を介して半導体基板に
拡散して拡散層が形成されると共に、該砒素ドープ多結
晶シリコン膜上のアンドープ多結晶シリコン膜が酸化さ
れて緻密で絶縁耐圧の優れたシリコン酸化膜に変換され
ることを究明した。
しかａるに、このシリコン酸化膜上にＳｉ３Ｎ４からな
る耐酸化性マスク材を選択的に形成し、ウェット雰囲気
中で高温熱酸化せしめることによつて、該Ｓｉ３Ｎ４の
マスクにクラックが発生したり、溶融、ダレを生じたり
することなく、マスク材から露出するシリコン酸化膜下
の砒素ドープ多結晶シリコン膜部分を精度よく酸化、絶
縁化てき、段差がなく高精度に絶縁パターン化された砒
素ドープ多結晶シリコンからなる電極取出し用配線を実
現した半導体装置を製造し得る方法を見い出した。すな
わち、本発明は半導体基板の主面上に拡散窓を有する絶
縁膜を形成する工程と、この絶縁膜上に砒素ドープ多結
晶シリコン膜及びアンドープ多結晶シリコン膜を順次被
着する工程と、熱酸化処理を施して上記砒素ドープ多結
晶シリコン膜中の砒素を拡散窓を介して半導体基板に拡
散すると共に、上記アンドープ多結晶シリコン膜を酸化
して酸化シリコン膜に変換する工程と、この酸化シリコ
ン膜上に窒化シリコン膜を選択的に形成した後、ウェッ
ト雰囲気中で高温熱酸化処理を施して窒化シリコン膜か
ら露出する酸化シリコン膜下の砒素ドープ多結晶シリコ
ン膜部分を選択的に絶縁化してパターニングする工程と
を具備したことを特徴とするものである。本発明で用い
る砒素ドープ多結晶シリコン膜としてはＣＶＤ法やスパ
ッタ法等で形成されたもの、アンドープ多結晶シリコン
膜を被着した後、砒素をイオン注入することにより形成
されたもの等を挙げることができる。
本発明で用いるアンドープ多結晶シリコン膜の厚さは５
００〜１０００Ａ程度にすることが望ましい。
本発明における熱酸化処理の温度は、時間は砒素ドープ
多結晶シリコン膜による拡散度合、アンドープ多結晶シ
リコン膜の厚さ等により適宜選定すればよい。次に、本
発明をバイポーラトランジスタの製造に適用した例につ
いて第２図ａ−ｅを参照して説明する。
実施例 〔１〕 まず第２図ａに示すようにＰ型のベース領域１
，１が形成されたＮ型シリコン基板１２（コレクタ領域
）の主面上に厚さ３０００Ａ（７）ＣＶＤ−ＳｉＯ２膜
１３を堆積し、写真蝕刻法により選択エッチングしてベ
ース領域１１上の、ＣＶＤ−ＳｉＯ２膜１３部分に該ベ
ース領域１１より狭い拡散窓１４を開孔した後、スパッ
タ法により厚さ２０００Ａ、砒素濃度１×１びＧ『３の
砒素ドープ多結晶シリコン膜１５、厚さ５００Ａのイン
ドープ多結晶シリコン膜１６を順次被着した。
つづいて、１０００℃で２０分間熱処理を施した。この
時、砒素ドープ多結晶シリコン膜１５から砒素が拡散窓
１４を介してシリコン基板１２のＰ型ベース領域１１に
拡散され第２図ｂに示すようにＮ型拡散層であるエミッ
タ領域１７が形成されると共に、アンドープ多結晶シリ
コン膜１６が主に酸化されて緻密な酸化シリコン膜１８
に変換された。〔旧 次いで、第２図ｃに示すように酸
化シリコン膜１８上に厚さ１０００Ａの窒化シリコン膜
（Ｓｉ３Ｎ濃）を被着し、さらに写真蝕刻法により選択
エッチングしてＳｉ３Ｎ４膜パターン１９を形成した。
つづいて、圧力９気圧のウェット雰囲気中で８００′Ｃ
の温度下にて約６扮間熱酸化処理した。この時、Ｓｉ３
Ｎ４膜パターン１９にクラックが発生したり、溶融ダレ
を生じたりすることなく、熱酸化処理前の状態を保持し
て良好なマスク作用を示し、郡６１３Ｎ４膜パターン１
９から露出する酸化シリコン膜１８下の砒素ドープ多結
晶シリコン膜１５部分が選択的に酸化され、第２図ｄに
示すように酸化膜２０で絶縁、パターン化された砒素ド
ープ多結晶シリコンの電極取出し用配線層２１が形成さ
れた。〔■〕 その後、電極取出し用配線層２１上の酸
化シリコン膜１８部分にコンタクトホール２２を開孔し
た後、アルミニウムを蒸着し、さらにパターニングして
配線層２１とコンタクトホール２２を介して接続したア
ルミニウム電極２３を形成しバイポーラトランジスタを
造つた（第２図ｅ図示）。
得られたバイポーラトランジスタは高精度にパターン化
され、かつ段差の僅少な電極取出し用配線層が形成され
、段切のない信頼性の高いアルミニウム電極が実現され
ていることがわかつた。
また、電極取出し用配線層とアルミニウム電極間の酸化
シリコン膜はピンホールのない緻密なもので、充分な絶
縁耐圧を備えたバイポーラトランジスタが得られた。な
お、上記実施例において、アルミニウム電極と砒素ドー
プ多結晶シリコンの配線層間の絶縁耐圧を更に高める場
合にはアンドープ多結晶シリコン膜から変換された酸化
シリコン膜にコンタクトホールを開孔する前に、ＣＶＤ
−ＳｉＯ２，Ｓｉ３Ｎ４或いはＳｉＣ等を堆積すればよ
い。
また、本発明方法は上記実施例の如きバイポーラトラン
ジスタの製造のみならず、ＭＯＳトランジスタ等にも同
様に適用できる。
以上詳述した如く、本発明によれは電極取出し用配線層
として使用すると共に拡散源として利用する砒素ドープ
多結晶シリコン膜をＳｊ３Ｎ４膜をマスク材としてウェ
ット雰囲気中で高温熱酸化して絶縁、パターニングする
際、上記砒素ドープ多結晶シリコン膜上にアンドープ多
結晶シリコン膜を酸化して変換した酸化シリコン膜を設
け、該多結晶シリコン膜とＳｉ３Ｎ４膜間に介在せしめ
ることによつて、Ｓｉ３Ｎ４膜にクラックが発生したり
、溶融ダレを生じたりすることなく該砒素ドープ多結晶
シリコン膜を精度よく絶縁、パターニングして段差のな
い良好な電極取出し用配線層を形成でき、しかも上記酸
化シリコン膜にコンタクトホールを】開孔し電極を形成
した場合の配線層と電極間の絶縁耐圧を十分とれ、もつ
て高耐圧、高信頼性の半導体装置を製造し得る方法を提
供できるものである。
【図面の簡単な説明】
第１図Ａ，ｂは従来法によるバイポーラトランジスタの
製造工程を示す断面図、第２図ａ−ｅは本発明の実施例
におけるバイポーラトランジスタの製造工程を示す断面
図である。 １１・・・・・・ベース領域、１２・・・・・ｎ形シリ
コン基板（コレクタ領域）、１３・・・・・・ＣＶＤ−
ＳｉＯ２膜、１４・・・・・・拡散窓、１５・・・・・
・砒素ドープ多結晶シリコン膜、１６・・・・・・アン
ドープ多結晶シリコン膜、１７・・・・・・エミッタ領
域、１８・・・・・・酸化シリコン膜、１９・・・・・
・Ｓｉ３Ｎ４パターン、２１・・・・・・電極取出し用
己線層、２３・・・・・・アルミニウム電極。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板の主面上に拡散窓を有する絶縁膜を形成
    する工程と、この絶縁膜上に砒素ドープ多結晶シリコン
    膜及びアンドープ多結晶シリコン膜を順次被着する工程
    と、熱酸化処理を施して上記砒素ドープ多結晶シリコン
    膜中の砒素を拡散窓を介して半導体基板に拡散すると共
    に、上記アンドープ多結晶シリコン膜を酸化して酸化シ
    リコン膜に変換する工程と、この酸化シリコン膜上に耐
    酸化性マスク材を選択的に形成した後、ウェット雰囲気
    下で高温熱酸化処理を施して該マスク材から露出する酸
    化シリコン膜下の砒素ドープ多結晶シリコン膜部分を選
    択的に絶縁化してパターニングする工程とを具備したこ
    とを特徴とする半導体装置の製造方法。
JP54071042A 1979-06-06 1979-06-06 半導体装置の製造方法 Expired JPS6043656B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP54071042A JPS6043656B2 (ja) 1979-06-06 1979-06-06 半導体装置の製造方法
US06/152,305 US4403392A (en) 1979-06-06 1980-05-22 Method of manufacturing a semiconductor device
DE8080103063T DE3071207D1 (en) 1979-06-06 1980-06-02 Semiconductor device comprising an interconnection electrode and method of manufacturing the same
EP80103063A EP0021133B1 (en) 1979-06-06 1980-06-02 Semiconductor device comprising an interconnection electrode and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP54071042A JPS6043656B2 (ja) 1979-06-06 1979-06-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS55163837A JPS55163837A (en) 1980-12-20
JPS6043656B2 true JPS6043656B2 (ja) 1985-09-30

Family

ID=13449061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54071042A Expired JPS6043656B2 (ja) 1979-06-06 1979-06-06 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4403392A (ja)
EP (1) EP0021133B1 (ja)
JP (1) JPS6043656B2 (ja)
DE (1) DE3071207D1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2525389A1 (fr) * 1982-04-14 1983-10-21 Commissariat Energie Atomique Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
EP0112662A1 (en) * 1982-12-21 1984-07-04 Northern Telecom Limited Stacked MOS devices with polysilicon interconnects
DE3304642A1 (de) * 1983-02-10 1984-08-16 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit bipolartransistor-strukturen und verfahren zu ihrer herstellung
JPS6063961A (ja) * 1983-08-30 1985-04-12 Fujitsu Ltd 半導体装置の製造方法
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
EP0160941A3 (en) * 1984-05-07 1987-03-25 General Electric Company High voltage interconnect system for a semiconductor integrated circuit
JPS6181653A (ja) * 1984-09-28 1986-04-25 Nec Corp 半導体装置の自己整合誘電体分離方法
US5084413A (en) * 1986-04-15 1992-01-28 Matsushita Electric Industrial Co., Ltd. Method for filling contact hole
GB2193034B (en) * 1986-07-25 1990-01-04 Plessey Co Plc Process for the production of bipolar devices
JPH02105464A (ja) * 1988-10-13 1990-04-18 Nec Corp 半導体装置の製造方法
JP2904533B2 (ja) * 1989-03-09 1999-06-14 株式会社東芝 半導体装置の製造方法
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material
KR920004366B1 (ko) * 1989-09-08 1992-06-04 현대전자산업 주식회사 반도체 장치의 자기 정렬 콘택 제조방법
US5057439A (en) * 1990-02-12 1991-10-15 Electric Power Research Institute Method of fabricating polysilicon emitters for solar cells
DE69123175T2 (de) 1990-05-31 1997-04-03 Canon Kk Verfahren zur Verdrahtung einer Halbleiterschaltung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3928095A (en) * 1972-11-08 1975-12-23 Suwa Seikosha Kk Semiconductor device and process for manufacturing same
US3904450A (en) * 1974-04-26 1975-09-09 Bell Telephone Labor Inc Method of fabricating injection logic integrated circuits using oxide isolation
US4074304A (en) * 1974-10-04 1978-02-14 Nippon Electric Company, Ltd. Semiconductor device having a miniature junction area and process for fabricating same
JPS51127682A (en) * 1975-04-30 1976-11-06 Fujitsu Ltd Manufacturing process of semiconductor device
JPS5816337B2 (ja) * 1975-06-13 1983-03-30 日本電気株式会社 半導体装置の製造方法
FR2340619A1 (fr) * 1976-02-04 1977-09-02 Radiotechnique Compelec Perfectionnement au procede de fabrication de dispositifs semiconducteurs et dispositifs ainsi obtenus
JPS606108B2 (ja) * 1976-07-07 1985-02-15 株式会社東芝 半導体装置の製造方法
US4123300A (en) * 1977-05-02 1978-10-31 International Business Machines Corporation Integrated circuit process utilizing lift-off techniques

Also Published As

Publication number Publication date
EP0021133A2 (en) 1981-01-07
EP0021133B1 (en) 1985-10-30
DE3071207D1 (en) 1985-12-05
JPS55163837A (en) 1980-12-20
US4403392A (en) 1983-09-13
EP0021133A3 (en) 1983-07-20

Similar Documents

Publication Publication Date Title
JPS6043656B2 (ja) 半導体装置の製造方法
JPS6173370A (ja) 半導体装置及びその製造方法
JPH0228902B2 (ja)
JPH0673375B2 (ja) 半導体装置の製造方法
JPH01255264A (ja) 半導体装置の製造方法
US5663103A (en) Method of manufacturing an insulated-gate field-effect transistor in a semiconductor device in which source/drain electrodes are defined by formation of silicide on a gate electrode and a field-effect transistor
JPS6234152B2 (ja)
US4410375A (en) Method for fabricating a semiconductor device
JPH043419A (ja) 半導体装置の製造方法
JPS6120154B2 (ja)
JPS6057704B2 (ja) 半導体装置の製造方法
JPS58142573A (ja) 半導体集積回路およびその製造方法
JPS61251163A (ja) Ｂｉ−ＭＩＳ集積回路の製造方法
JPS6068656A (ja) 半導体装置の製造方法
JPS61251165A (ja) Ｂｉ−ＭＩＳ集積回路の製造方法
JPH0216019B2 (ja)
JPH03214735A (ja) 半導体装置の製造方法
JPH0613605A (ja) 半導体装置及びその製造方法
JPS61251164A (ja) Ｂｉ−ＭＩＳ集積回路の製造方法
JPS6410106B2 (ja)
JPS60134445A (ja) 半導体装置の製造方法
JPH10303418A (ja) 半導体装置の製造方法
JPH0320086A (ja) 半導体記憶装置の製造方法
JPS5928380A (ja) 半導体装置
JPH0222544B2 (ja)