JPH0613605A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0613605A JPH0613605A JP19303692A JP19303692A JPH0613605A JP H0613605 A JPH0613605 A JP H0613605A JP 19303692 A JP19303692 A JP 19303692A JP 19303692 A JP19303692 A JP 19303692A JP H0613605 A JPH0613605 A JP H0613605A
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- refractory metal
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Abstract
(57)【要約】
【目的】 ゲート電極とゲート絶縁膜との界面が安定で
あり、しかもゲート電極の電気抵抗が低いにも拘らず、
ゲート電極が熱的に安定で層間絶縁膜がゲート電極から
剥離しにくい半導体装置及びその製造方法を提供する。 【構成】 多結晶Ｓｉ膜２３と全面をＴｉＮ膜２４、２
６、３２に被覆された状態で多結晶Ｓｉ膜２３上に積層
されているＷ膜２５とから成るゲート電極１１を有して
いる。ゲート絶縁膜であるＳｉＯ2 膜１６には多結晶Ｓ
ｉ膜２３が接しているのでゲート電極１１とＳｉＯ2 膜
１６との界面が安定であり、しかもＷ膜２５のためにゲ
ート電極１１の電気抵抗が低いにも拘らず、Ｗ膜２５の
全面をＴｉＮ膜２４、２６、３２が被覆しているで、ゲ
ート電極１１が熱的に安定で層間絶縁膜１７やＬＤＤス
ペーサ３４がゲート電極１１から剥離しにくい。
あり、しかもゲート電極の電気抵抗が低いにも拘らず、
ゲート電極が熱的に安定で層間絶縁膜がゲート電極から
剥離しにくい半導体装置及びその製造方法を提供する。 【構成】 多結晶Ｓｉ膜２３と全面をＴｉＮ膜２４、２
６、３２に被覆された状態で多結晶Ｓｉ膜２３上に積層
されているＷ膜２５とから成るゲート電極１１を有して
いる。ゲート絶縁膜であるＳｉＯ2 膜１６には多結晶Ｓ
ｉ膜２３が接しているのでゲート電極１１とＳｉＯ2 膜
１６との界面が安定であり、しかもＷ膜２５のためにゲ
ート電極１１の電気抵抗が低いにも拘らず、Ｗ膜２５の
全面をＴｉＮ膜２４、２６、３２が被覆しているで、ゲ
ート電極１１が熱的に安定で層間絶縁膜１７やＬＤＤス
ペーサ３４がゲート電極１１から剥離しにくい。
Description
【０００１】
【産業上の利用分野】本願の発明は、ゲート電極を有す
る半導体装置及びその製造方法に関するものである。
る半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置におけるゲート電極の材料と
しては、Ｗ、Ｍｏ、Ｔｉ等の高融点金属のシリサイド膜
を多結晶Ｓｉ膜上に積層させた高融点金属ポリサイド
や、不純物をドーピングした多結晶Ｓｉが、一般的に用
いられている。しかし、集積度が高くなってゲート電極
の線幅が細くなると、このゲート電極の電気抵抗が高く
なるので、半導体装置の高速動作のために、電気抵抗が
より低いゲート電極の材料が要求されている。
しては、Ｗ、Ｍｏ、Ｔｉ等の高融点金属のシリサイド膜
を多結晶Ｓｉ膜上に積層させた高融点金属ポリサイド
や、不純物をドーピングした多結晶Ｓｉが、一般的に用
いられている。しかし、集積度が高くなってゲート電極
の線幅が細くなると、このゲート電極の電気抵抗が高く
なるので、半導体装置の高速動作のために、電気抵抗が
より低いゲート電極の材料が要求されている。
【０００３】そこで、図２に示す様に、ゲート電極１１
をＷ膜１２で形成した第１従来例や、図３に示す様に、
不純物をドーピングした多結晶Ｓｉ膜１３とＴｉＮ膜１
４とＷ膜１５とを順次に積層させた三層膜でゲート電極
１１を形成した第２従来例等が提案されている。
をＷ膜１２で形成した第１従来例や、図３に示す様に、
不純物をドーピングした多結晶Ｓｉ膜１３とＴｉＮ膜１
４とＷ膜１５とを順次に積層させた三層膜でゲート電極
１１を形成した第２従来例等が提案されている。
【０００４】
【発明が解決しようとする課題】ところが、図２に示し
た第１従来例では、Ｗ膜１２とゲート酸化膜であるＳｉ
Ｏ2 膜１６との密着性が悪く、Ｗ膜１２の耐酸化性も低
く、ＳｉＯ2 膜１６の膜質も劣化する。また、図３に示
した第２従来例では、Ｗ膜１５が層間絶縁膜１７と接し
ているので、今度はゲート電極１１と層間絶縁膜１７と
の密着性が悪く、ゲート電極１１が熱的に不安定で、熱
処理を受けると層間絶縁膜１７がゲート電極１１から剥
離し易い。従って、図２、３に示した第１及び第２従来
例の何れにおいても、信頼性が低かった。
た第１従来例では、Ｗ膜１２とゲート酸化膜であるＳｉ
Ｏ2 膜１６との密着性が悪く、Ｗ膜１２の耐酸化性も低
く、ＳｉＯ2 膜１６の膜質も劣化する。また、図３に示
した第２従来例では、Ｗ膜１５が層間絶縁膜１７と接し
ているので、今度はゲート電極１１と層間絶縁膜１７と
の密着性が悪く、ゲート電極１１が熱的に不安定で、熱
処理を受けると層間絶縁膜１７がゲート電極１１から剥
離し易い。従って、図２、３に示した第１及び第２従来
例の何れにおいても、信頼性が低かった。
【０００５】
【課題を解決するための手段】請求項１の半導体装置
は、半導体膜２３と全面を高融点金属窒化膜２４、２
６、３２に被覆された状態で前記半導体膜２３上に積層
されている高融点金属膜２５とから成るゲート電極１１
を有している。
は、半導体膜２３と全面を高融点金属窒化膜２４、２
６、３２に被覆された状態で前記半導体膜２３上に積層
されている高融点金属膜２５とから成るゲート電極１１
を有している。
【０００６】請求項２の半導体装置の製造方法は、半導
体膜２３と第１の高融点金属窒化膜２４と高融点金属膜
２５と第２の高融点金属窒化膜２６と被覆膜２７とを順
次に堆積させる工程と、前記被覆膜２７と前記第２の高
融点金属窒化膜２６と前記高融点金属膜２５とをゲート
電極１１のパターンに加工する工程と、この加工の後に
第３の高融点金属窒化膜３２を全面に堆積させる工程
と、前記第３及び第１の高融点金属窒化膜３２、２４と
前記被覆膜２７とのエッチング特性が互いに異なる条件
で前記第３及び第１の高融点金属窒化膜３２、２４を異
方性エッチングして、前記第３の高融点金属窒化膜３２
を前記パターンの側面にのみ残すと共に前記第１の高融
点金属窒化膜２４を前記高融点金属膜２５の下面にのみ
残す工程と、前記異方性エッチングの後に前記パターン
をマスクにして前記半導体膜２３をパターニングする工
程とを有している。
体膜２３と第１の高融点金属窒化膜２４と高融点金属膜
２５と第２の高融点金属窒化膜２６と被覆膜２７とを順
次に堆積させる工程と、前記被覆膜２７と前記第２の高
融点金属窒化膜２６と前記高融点金属膜２５とをゲート
電極１１のパターンに加工する工程と、この加工の後に
第３の高融点金属窒化膜３２を全面に堆積させる工程
と、前記第３及び第１の高融点金属窒化膜３２、２４と
前記被覆膜２７とのエッチング特性が互いに異なる条件
で前記第３及び第１の高融点金属窒化膜３２、２４を異
方性エッチングして、前記第３の高融点金属窒化膜３２
を前記パターンの側面にのみ残すと共に前記第１の高融
点金属窒化膜２４を前記高融点金属膜２５の下面にのみ
残す工程と、前記異方性エッチングの後に前記パターン
をマスクにして前記半導体膜２３をパターニングする工
程とを有している。
【０００７】
【作用】請求項１の半導体装置では、ゲート電極１１の
うちで下層側の半導体膜２３がゲート絶縁膜１６と接し
ているのでゲート電極１１とゲート絶縁膜１６との界面
が安定であり、しかもゲート電極１１のうちの上層側が
高融点金属膜２５であるのでゲート電極１１の電気抵抗
が低いにも拘らず、高融点金属膜２５の全面を高融点金
属窒化膜２４、２６、３２が被覆しているで、ゲート電
極１１が熱的に安定で層間絶縁膜１７、３４がゲート電
極１１から剥離しにくい。
うちで下層側の半導体膜２３がゲート絶縁膜１６と接し
ているのでゲート電極１１とゲート絶縁膜１６との界面
が安定であり、しかもゲート電極１１のうちの上層側が
高融点金属膜２５であるのでゲート電極１１の電気抵抗
が低いにも拘らず、高融点金属膜２５の全面を高融点金
属窒化膜２４、２６、３２が被覆しているで、ゲート電
極１１が熱的に安定で層間絶縁膜１７、３４がゲート電
極１１から剥離しにくい。
【０００８】請求項２の半導体装置の製造方法では、第
１の高融点金属窒化膜２４で高融点金属膜２５の下面を
被覆し、第２の高融点金属窒化膜２６で高融点金属膜２
５の上面を被覆し、第３の高融点金属窒化膜３２で高融
点金属膜２５の両側面を被覆することができる。しか
も、第３の高融点金属窒化膜３２を異方性エッチングす
る際に、第２の高融点金属窒化膜２６の上面を被覆膜２
７で被覆しているので、第２の高融点金属窒化膜２６も
同時に除去されるのを防止している。
１の高融点金属窒化膜２４で高融点金属膜２５の下面を
被覆し、第２の高融点金属窒化膜２６で高融点金属膜２
５の上面を被覆し、第３の高融点金属窒化膜３２で高融
点金属膜２５の両側面を被覆することができる。しか
も、第３の高融点金属窒化膜３２を異方性エッチングす
る際に、第２の高融点金属窒化膜２６の上面を被覆膜２
７で被覆しているので、第２の高融点金属窒化膜２６も
同時に除去されるのを防止している。
【０００９】
【実施例】以下、本願の発明の一実施例を、図１を参照
しながら説明する。なお、図２、３に示した第１及び第
２従来例と同一の構成部分には、同一の符号を付してあ
る。
しながら説明する。なお、図２、３に示した第１及び第
２従来例と同一の構成部分には、同一の符号を付してあ
る。
【００１０】本実施例では、図１（ａ）に示す様に、Ｐ
型のＳｉ基板２１の素子分離領域の表面に、ＬＯＣＯＳ
法等で厚いＳｉＯ2 膜２２をまず形成する。そして、素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
６を形成し、続けて、膜厚が数十〜数百ｎｍの多結晶Ｓ
ｉ膜２３を減圧ＣＶＤ法で堆積させる。堆積後の多結晶
Ｓｉ膜２３には不純物をドーピングするが、その一つの
方法として、ＰＯＣｌ 3 雰囲気中で高温熱処理を施すこ
とによって、Ｐｈｏｓを１０19ｃｍ-3以上の濃度にドー
ピングする方法がある。
型のＳｉ基板２１の素子分離領域の表面に、ＬＯＣＯＳ
法等で厚いＳｉＯ2 膜２２をまず形成する。そして、素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
６を形成し、続けて、膜厚が数十〜数百ｎｍの多結晶Ｓ
ｉ膜２３を減圧ＣＶＤ法で堆積させる。堆積後の多結晶
Ｓｉ膜２３には不純物をドーピングするが、その一つの
方法として、ＰＯＣｌ 3 雰囲気中で高温熱処理を施すこ
とによって、Ｐｈｏｓを１０19ｃｍ-3以上の濃度にドー
ピングする方法がある。
【００１１】また、後述する様に多結晶Ｓｉ膜２３上に
ＴｉＮ膜２４を堆積させた後、このＴｉＮ膜２４を通し
て、ＢまたはＰｈｏｓをやはり１０19ｃｍ-3以上の濃度
になる様にイオン注入法でドーピングしてもよい。更に
また、多結晶Ｓｉ膜２３を堆積させた後、多結晶Ｓｉ膜
２３の表面に薄いＳｉＯ2 膜（図示せず）を形成し、こ
のＳｉＯ2 膜を通して不純物をイオン注入し、熱処理を
施した後に、ＳｉＯ2膜を除去してもよい。
ＴｉＮ膜２４を堆積させた後、このＴｉＮ膜２４を通し
て、ＢまたはＰｈｏｓをやはり１０19ｃｍ-3以上の濃度
になる様にイオン注入法でドーピングしてもよい。更に
また、多結晶Ｓｉ膜２３を堆積させた後、多結晶Ｓｉ膜
２３の表面に薄いＳｉＯ2 膜（図示せず）を形成し、こ
のＳｉＯ2 膜を通して不純物をイオン注入し、熱処理を
施した後に、ＳｉＯ2膜を除去してもよい。
【００１２】多結晶Ｓｉ膜２３に不純物をドーピングし
た後、膜厚が数〜数十ｎｍのＴｉＮ膜２４をスパッタ法
かまたはＣＶＤ法で多結晶Ｓｉ膜２３上に堆積させる。
その後、膜厚が数十〜数百ｎｍのＷ膜２５をスパッタ法
かまたはＣＶＤ法でＴｉＮ膜２４上に堆積させ、更に膜
厚が数〜数十ｎｍのＴｉＮ膜２６をＴｉＮ膜２４と同様
の方法でＷ膜２５上に堆積させる。なお、Ｗ膜２５の代
わりに、Ｔｉ膜やＭｏ膜等を用いてもよい。
た後、膜厚が数〜数十ｎｍのＴｉＮ膜２４をスパッタ法
かまたはＣＶＤ法で多結晶Ｓｉ膜２３上に堆積させる。
その後、膜厚が数十〜数百ｎｍのＷ膜２５をスパッタ法
かまたはＣＶＤ法でＴｉＮ膜２４上に堆積させ、更に膜
厚が数〜数十ｎｍのＴｉＮ膜２６をＴｉＮ膜２４と同様
の方法でＷ膜２５上に堆積させる。なお、Ｗ膜２５の代
わりに、Ｔｉ膜やＭｏ膜等を用いてもよい。
【００１３】そして、膜厚が数十〜数百ｎｍのＳｉＯ2
膜２７をＣＶＤ法でＴｉＮ膜２６上に堆積させた後、レ
ジスト３１をリソグラフィ法でゲート電極１１のパター
ンに加工する。次に、このレジスト３１をマスクにし
て、図１（ｂ）に示す様に、ＳｉＯ2 膜２７とＴｉＮ膜
２６とＷ膜２５とを連続的に異方性エッチングし、レジ
スト３１を除去した後、膜厚が数〜数十ｎｍのＴｉＮ膜
３２をスパッタ法かまたはＣＶＤ法で再び全面に堆積さ
せる。なお、ＴｉＮ膜２６、３２の代わりに、二層膜で
あるＴｉＮ／Ｔｉ膜を用いてもよい。
膜２７をＣＶＤ法でＴｉＮ膜２６上に堆積させた後、レ
ジスト３１をリソグラフィ法でゲート電極１１のパター
ンに加工する。次に、このレジスト３１をマスクにし
て、図１（ｂ）に示す様に、ＳｉＯ2 膜２７とＴｉＮ膜
２６とＷ膜２５とを連続的に異方性エッチングし、レジ
スト３１を除去した後、膜厚が数〜数十ｎｍのＴｉＮ膜
３２をスパッタ法かまたはＣＶＤ法で再び全面に堆積さ
せる。なお、ＴｉＮ膜２６、３２の代わりに、二層膜で
あるＴｉＮ／Ｔｉ膜を用いてもよい。
【００１４】次に、ＴｉＮ膜３２の全面を異方性エッチ
ングして、図１（ｃ）に示す様に、Ｗ膜２５の側面にの
みＴｉＮ膜３２を側壁状に残す。そして、ＳｉＯ2 膜２
７をマスクにして、ＴｉＮ膜２４と多結晶Ｓｉ膜２３と
を連続的に異方性エッチングして、全面をＴｉＮ膜２
４、２６、３２に被覆されたＷ膜２５と多結晶Ｓｉ膜２
３とが組み合わされたゲート電極１１を完成させる。
ングして、図１（ｃ）に示す様に、Ｗ膜２５の側面にの
みＴｉＮ膜３２を側壁状に残す。そして、ＳｉＯ2 膜２
７をマスクにして、ＴｉＮ膜２４と多結晶Ｓｉ膜２３と
を連続的に異方性エッチングして、全面をＴｉＮ膜２
４、２６、３２に被覆されたＷ膜２５と多結晶Ｓｉ膜２
３とが組み合わされたゲート電極１１を完成させる。
【００１５】その後、ゲート電極１１とＳｉＯ2 膜２２
とをマスクにして、ＰｈｏｓまたはＡｓをＳｉ基板２１
にイオン注入して、濃度が１０17〜１０18ｃｍ-3である
Ｎ-型の拡散層３３を形成する。そして、ＳｉＯ2 膜ま
たは多結晶Ｓｉ膜で、ゲート電極１１の側面にＬＤＤス
ペーサ３４を形成する。更に、ゲート電極１１とＬＤＤ
スペーサ３４とＳｉＯ2 膜２２とをマスクにして、Ｐｈ
ｏｓまたはＡｓをＳｉ基板２１にイオン注入して、濃度
が１０19〜１０22ｃｍ-3であるＮ+ 型の拡散層３５を形
成する。
とをマスクにして、ＰｈｏｓまたはＡｓをＳｉ基板２１
にイオン注入して、濃度が１０17〜１０18ｃｍ-3である
Ｎ-型の拡散層３３を形成する。そして、ＳｉＯ2 膜ま
たは多結晶Ｓｉ膜で、ゲート電極１１の側面にＬＤＤス
ペーサ３４を形成する。更に、ゲート電極１１とＬＤＤ
スペーサ３４とＳｉＯ2 膜２２とをマスクにして、Ｐｈ
ｏｓまたはＡｓをＳｉ基板２１にイオン注入して、濃度
が１０19〜１０22ｃｍ-3であるＮ+ 型の拡散層３５を形
成する。
【００１６】その後、不純物を含まないＳｉＯ2 膜、Ｐ
ＳＧ膜、ＢＰＳＧ膜、ＳｉＮ膜またはこれらを組み合わ
せた膜で層間絶縁膜１７を形成し、一方の拡散層３５に
達するコンタクト孔３６を層間絶縁膜１７等に開孔す
る。そして、多結晶Ｓｉ膜、Ｗ膜、Ｔｉ膜、ＴｉＮ膜ま
たはこれらを組み合わせた膜でコンタクト孔３６を埋め
込んで、プラグ３７を形成する。更に、Ｔｉ膜、ＴｉＮ
膜、ＡｌＳｉ膜、ＡｌＳｉＣｕ膜等の複合膜でＡｌ配線
４１を形成し、表面保護膜４２を堆積させて、ＬＤＤ構
造のＭＯＳトランジスタ４３を完成させる。
ＳＧ膜、ＢＰＳＧ膜、ＳｉＮ膜またはこれらを組み合わ
せた膜で層間絶縁膜１７を形成し、一方の拡散層３５に
達するコンタクト孔３６を層間絶縁膜１７等に開孔す
る。そして、多結晶Ｓｉ膜、Ｗ膜、Ｔｉ膜、ＴｉＮ膜ま
たはこれらを組み合わせた膜でコンタクト孔３６を埋め
込んで、プラグ３７を形成する。更に、Ｔｉ膜、ＴｉＮ
膜、ＡｌＳｉ膜、ＡｌＳｉＣｕ膜等の複合膜でＡｌ配線
４１を形成し、表面保護膜４２を堆積させて、ＬＤＤ構
造のＭＯＳトランジスタ４３を完成させる。
【００１７】以上の様にして製造したＭＯＳトランジス
タ４３では、層間絶縁膜１７及びＬＤＤスペーサ３４と
Ｗ膜２５との間にＴｉＮ膜２６、３２またはＴｉＮ／Ｔ
ｉ膜が介在しているので、ゲート電極１１が熱的に安定
で、層間絶縁膜１７及びＬＤＤスペーサ３４がゲート電
極１１から剥離しにくい。
タ４３では、層間絶縁膜１７及びＬＤＤスペーサ３４と
Ｗ膜２５との間にＴｉＮ膜２６、３２またはＴｉＮ／Ｔ
ｉ膜が介在しているので、ゲート電極１１が熱的に安定
で、層間絶縁膜１７及びＬＤＤスペーサ３４がゲート電
極１１から剥離しにくい。
【００１８】
【発明の効果】請求項１の半導体装置では、ゲート電極
とゲート絶縁膜との界面が安定であり、しかもゲート電
極の電気抵抗が低いにも拘らず、ゲート電極が熱的に安
定で層間絶縁膜がゲート電極から剥離しにくいので、性
能及び信頼性の何れもが優れている。
とゲート絶縁膜との界面が安定であり、しかもゲート電
極の電気抵抗が低いにも拘らず、ゲート電極が熱的に安
定で層間絶縁膜がゲート電極から剥離しにくいので、性
能及び信頼性の何れもが優れている。
【００１９】請求項２の半導体装置の製造方法では、高
融点金属膜の全面を高融点金属窒化膜で被覆することが
でき、しかも第３の高融点金属窒化膜を異方性エッチン
グする際に第２の高融点金属窒化膜も同時に除去される
のを防止しているので、請求項１の半導体装置を安定的
に製造することができる。
融点金属膜の全面を高融点金属窒化膜で被覆することが
でき、しかも第３の高融点金属窒化膜を異方性エッチン
グする際に第２の高融点金属窒化膜も同時に除去される
のを防止しているので、請求項１の半導体装置を安定的
に製造することができる。
【図１】本願の発明の一実施例を工程順に示す側断面図
である。
である。
【図２】本願の発明の第１従来例の側断面図である。
【図３】本願の発明の第２従来例の側断面図である。
１１ ゲート電極 ２３ 多結晶Ｓｉ膜 ２４ ＴｉＮ膜 ２５ Ｗ膜 ２６ ＴｉＮ膜 ２７ ＳｉＯ2 膜 ３２ ＴｉＮ膜
Claims (2)
- 【請求項１】 半導体膜と全面を高融点金属窒化膜に被
覆された状態で前記半導体膜上に積層されている高融点
金属膜とから成るゲート電極を有する半導体装置。 - 【請求項２】 半導体膜と第１の高融点金属窒化膜と高
融点金属膜と第２の高融点金属窒化膜と被覆膜とを順次
に堆積させる工程と、 前記被覆膜と前記第２の高融点金属窒化膜と前記高融点
金属膜とをゲート電極のパターンに加工する工程と、 この加工の後に第３の高融点金属窒化膜を全面に堆積さ
せる工程と、 前記第３及び第１の高融点金属窒化膜と前記被覆膜との
エッチング特性が互いに異なる条件で前記第３及び第１
の高融点金属窒化膜を異方性エッチングして、前記第３
の高融点金属窒化膜を前記パターンの側面にのみ残すと
共に前記第１の高融点金属窒化膜を前記高融点金属膜の
下面にのみ残す工程と、 前記異方性エッチングの後に前記パターンをマスクにし
て前記半導体膜をパターニングする工程とを有する半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19303692A JP3189399B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19303692A JP3189399B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613605A true JPH0613605A (ja) | 1994-01-21 |
| JP3189399B2 JP3189399B2 (ja) | 2001-07-16 |
Family
ID=16301102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19303692A Expired - Fee Related JP3189399B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189399B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456430B1 (en) | 1999-04-12 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1992
- 1992-06-26 JP JP19303692A patent/JP3189399B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456430B1 (en) | 1999-04-12 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8071981B2 (en) | 1999-04-12 | 2011-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US8129721B2 (en) | 1999-04-12 | 2012-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189399B2 (ja) | 2001-07-16 |
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