JPH01274452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01274452A JPH01274452A JP10360588A JP10360588A JPH01274452A JP H01274452 A JPH01274452 A JP H01274452A JP 10360588 A JP10360588 A JP 10360588A JP 10360588 A JP10360588 A JP 10360588A JP H01274452 A JPH01274452 A JP H01274452A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特に半導体装置内に配設される
配線コンタクト窓の形成方法に関し、厚さの異なる同層
の絶縁膜のそれぞれに、薄い方の絶縁膜下の導電性基体
面にダメージを与えずにコンタクト窓を形成する方法を
提供することを目的とし、 高さの異なる第１１．第２の導電体面を有する基板上を
覆い表面が平坦化された第１の絶縁膜に、高い位置にあ
る第１の導電体面を表出する第１の開孔と、低い位置に
ある第２の導電体面を表出する第２の開孔とを形成する
に際して、該表面が平担化された第１の絶縁膜上に該第
１の絶縁膜とエツチングの選択性を有する第２の絶縁膜
を形成する工程と、該第２の絶縁膜を含む第１の絶縁膜
における該第１の導電体面及び第２の導電体面の上部に
、それぞれ該第１の導電体面が表出される深さの第１の
溝及び該第１の溝と同一深さの第２の溝を形成する工程
と、該第２の溝内に表出する第１の導電体面上に選択的
に該第１の絶縁膜とエツチングの選択性を存する第３の
導電体層を選択的に形成する工程と、該第２の溝の底部
の第１の絶縁膜を該第２の絶縁膜をマスクにして選択的
にエツチング除去して該第２の溝の底部に該第２の導電
体面を表出せしめる工程とを含んで構成する。
配線コンタクト窓の形成方法に関し、厚さの異なる同層
の絶縁膜のそれぞれに、薄い方の絶縁膜下の導電性基体
面にダメージを与えずにコンタクト窓を形成する方法を
提供することを目的とし、 高さの異なる第１１．第２の導電体面を有する基板上を
覆い表面が平坦化された第１の絶縁膜に、高い位置にあ
る第１の導電体面を表出する第１の開孔と、低い位置に
ある第２の導電体面を表出する第２の開孔とを形成する
に際して、該表面が平担化された第１の絶縁膜上に該第
１の絶縁膜とエツチングの選択性を有する第２の絶縁膜
を形成する工程と、該第２の絶縁膜を含む第１の絶縁膜
における該第１の導電体面及び第２の導電体面の上部に
、それぞれ該第１の導電体面が表出される深さの第１の
溝及び該第１の溝と同一深さの第２の溝を形成する工程
と、該第２の溝内に表出する第１の導電体面上に選択的
に該第１の絶縁膜とエツチングの選択性を存する第３の
導電体層を選択的に形成する工程と、該第２の溝の底部
の第１の絶縁膜を該第２の絶縁膜をマスクにして選択的
にエツチング除去して該第２の溝の底部に該第２の導電
体面を表出せしめる工程とを含んで構成する。
本発明は半導体装置の製造方法、特に半導体装置内に配
設される配線コンタクト窓の形成方法に関する。
設される配線コンタクト窓の形成方法に関する。
半導体装置においては集積度が向上し、配線が複雑化す
るに伴って、多層配線構造が用いられるようになって来
ている。
るに伴って、多層配線構造が用いられるようになって来
ている。
このような多層配線構造の半導体装置においては、上層
の配線の膜厚を均一に確保して、断層、エレクトロマイ
グレーション、ストレスマイグレーシジン等による断線
を防止して信頼性の向上を図るために、上層配線の形成
される眉間絶縁膜の上面を平坦化する技術の採用が普及
されつつある。 しかしこの平坦化技術を用いた場合、
層間絶縁膜の下層配線上に設けられる配線コンタクト窓
と半導体基板上に設けられる配線コンタクト窓との深さ
が大幅に異なるため、該配線コンタクト窓の開孔に際し
て、浅いコンタクト窓内に表出する下層配線が強いダメ
ージを受けるという問題があり、改善が望まれている。
の配線の膜厚を均一に確保して、断層、エレクトロマイ
グレーション、ストレスマイグレーシジン等による断線
を防止して信頼性の向上を図るために、上層配線の形成
される眉間絶縁膜の上面を平坦化する技術の採用が普及
されつつある。 しかしこの平坦化技術を用いた場合、
層間絶縁膜の下層配線上に設けられる配線コンタクト窓
と半導体基板上に設けられる配線コンタクト窓との深さ
が大幅に異なるため、該配線コンタクト窓の開孔に際し
て、浅いコンタクト窓内に表出する下層配線が強いダメ
ージを受けるという問題があり、改善が望まれている。
従来例えば第３図（ａ）に示すように、ＭＯ３型半導体
素子上に平坦化されて形成された層間絶縁膜５１に、ゲ
ート電極５２面を表出する第１の配線コンタクト窓とド
レイン領域５３面を表出する第２の配線コンタクト窓を
形成するに際しては、第３図（ｂ）に示すように、眉間
絶縁膜５１上に第１及び第２のコンタクト窓に対応する
第１及び第２の開孔５４及び５５を有するレジスト膜５
６を形成し、通常のりアクティブイオンエツチング（Ｒ
ＩＥ）処理によりゲート電極５２上の第１の配線コンタ
クト窓５７とドレイン領域５３上の第２の配線コンタク
ト窓５８とを同時に形成する方法であった。（図中、５
９はゲート絶縁膜） 〔発明が解決しようとする課題〕 しかしながら上記従来方法によると、配線コンタクトの
開孔に際して、ドレイン領域５３上の第２の配線コンタ
クト窓５８が形成される領域の例えば０．６〜１μｍ程
度の厚い膜厚１．の層間絶縁膜５１がエッチオフされる
時間エツチングがなされるので、層間絶縁膜５１の膜が
例えば０．３〜０．５μｍ程度の厚さｔｚＬかない第１
の配線コンタクト窓５７部においては著しくオーバエツ
チングになり、ゲート電極５９に大きな膜減りや変質等
を生じて、素子特性が損なわれるという問題があった。
素子上に平坦化されて形成された層間絶縁膜５１に、ゲ
ート電極５２面を表出する第１の配線コンタクト窓とド
レイン領域５３面を表出する第２の配線コンタクト窓を
形成するに際しては、第３図（ｂ）に示すように、眉間
絶縁膜５１上に第１及び第２のコンタクト窓に対応する
第１及び第２の開孔５４及び５５を有するレジスト膜５
６を形成し、通常のりアクティブイオンエツチング（Ｒ
ＩＥ）処理によりゲート電極５２上の第１の配線コンタ
クト窓５７とドレイン領域５３上の第２の配線コンタク
ト窓５８とを同時に形成する方法であった。（図中、５
９はゲート絶縁膜） 〔発明が解決しようとする課題〕 しかしながら上記従来方法によると、配線コンタクトの
開孔に際して、ドレイン領域５３上の第２の配線コンタ
クト窓５８が形成される領域の例えば０．６〜１μｍ程
度の厚い膜厚１．の層間絶縁膜５１がエッチオフされる
時間エツチングがなされるので、層間絶縁膜５１の膜が
例えば０．３〜０．５μｍ程度の厚さｔｚＬかない第１
の配線コンタクト窓５７部においては著しくオーバエツ
チングになり、ゲート電極５９に大きな膜減りや変質等
を生じて、素子特性が損なわれるという問題があった。
そこで本発明は、厚さの異なる同層の絶縁膜のそれぞれ
に、薄い方の絶縁膜下の導電性基体面にダメージを与え
ずにコンタクト窓を形成する方法を提供することを目的
とする。
に、薄い方の絶縁膜下の導電性基体面にダメージを与え
ずにコンタクト窓を形成する方法を提供することを目的
とする。
高さの異なる第１、第２の導電体面を有する基板上を覆
い表面が平坦化された第１の絶縁膜に、高い位置にある
第１の導電体面を表出する第１の開孔と、低い位置にあ
る第２の導電体面を表出する第２の開孔とを形成するに
際して、該表面が平坦化された第１の絶縁膜上に該第１
の絶縁膜とエツチングの選択性を有する第２の絶縁膜を
形成する工程と、該第２の絶縁膜を含む第１の絶縁膜に
おける該第１の導電体面及び第２の導電体面の上部に、
それぞれ該第１の導電体面が表出される深さの第１の溝
及び該第１の溝と同一深さの第２の溝を形成する工程と
、該第２の溝内に表出する第１の感電体面上に選択的に
該第１の絶縁膜とエツチングの選択性を存する第３の導
電体層を選択的に形成する工程と、該第２の溝の底部の
第１の絶縁膜を該第２の絶縁膜をマスクにして選択的に
エツチング除去して該第２の溝の底部に該第２の導電体
面を表出せしめる工程とを含む本発明による半導体装置
の製造方法によって解決される。
い表面が平坦化された第１の絶縁膜に、高い位置にある
第１の導電体面を表出する第１の開孔と、低い位置にあ
る第２の導電体面を表出する第２の開孔とを形成するに
際して、該表面が平坦化された第１の絶縁膜上に該第１
の絶縁膜とエツチングの選択性を有する第２の絶縁膜を
形成する工程と、該第２の絶縁膜を含む第１の絶縁膜に
おける該第１の導電体面及び第２の導電体面の上部に、
それぞれ該第１の導電体面が表出される深さの第１の溝
及び該第１の溝と同一深さの第２の溝を形成する工程と
、該第２の溝内に表出する第１の感電体面上に選択的に
該第１の絶縁膜とエツチングの選択性を存する第３の導
電体層を選択的に形成する工程と、該第２の溝の底部の
第１の絶縁膜を該第２の絶縁膜をマスクにして選択的に
エツチング除去して該第２の溝の底部に該第２の導電体
面を表出せしめる工程とを含む本発明による半導体装置
の製造方法によって解決される。
即ち本発明に係るコンタクト窓の形成方法においては、
高さの異なる第１、第２の導電体面を有する基板上を覆
い、且つ表面が平坦化された絶縁膜に、高い位置にある
第１の導電体面を表出する深さの第１の溝を形成すると
同時に、第２の導電体面の上部に上記第１の溝と等しい
深さの未貫通の第２の溝を形成する第１のエツチング工
程と、次いで上記第１の溝内に表出する第１の導電体面
上に選択的に耐エツチング膜としての第３の導電体膜を
形成した後、前記第２の溝の底部の絶縁膜をエッチオフ
して該第２の溝内に第２の導電体面を表出させる第２の
エツチング工程とを含んで構成される。
高さの異なる第１、第２の導電体面を有する基板上を覆
い、且つ表面が平坦化された絶縁膜に、高い位置にある
第１の導電体面を表出する深さの第１の溝を形成すると
同時に、第２の導電体面の上部に上記第１の溝と等しい
深さの未貫通の第２の溝を形成する第１のエツチング工
程と、次いで上記第１の溝内に表出する第１の導電体面
上に選択的に耐エツチング膜としての第３の導電体膜を
形成した後、前記第２の溝の底部の絶縁膜をエッチオフ
して該第２の溝内に第２の導電体面を表出させる第２の
エツチング工程とを含んで構成される。
従って第１の溝に対してオーバエツチングとなる第２の
エツチング工程に際して、第１の溝内に表出する第１の
導電体面は第３の導電体膜で保護されるので、該第１の
溝内の第１の導電体面がダメージを受けることがなく、
該第１の導電体面のダメージに起因する半導体素子の特
性劣化が防止される。
エツチング工程に際して、第１の溝内に表出する第１の
導電体面は第３の導電体膜で保護されるので、該第１の
溝内の第１の導電体面がダメージを受けることがなく、
該第１の導電体面のダメージに起因する半導体素子の特
性劣化が防止される。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）〜（ｄｌは本発明の第１の実施例の工程断
面図で、第２図（ａ）〜（Ｃ）は本発明の第２実施例の
工程断面図である。
面図で、第２図（ａ）〜（Ｃ）は本発明の第２実施例の
工程断面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａｌ参照
本発明の方法を用いてＭＯ３半導体装置を形成するに際
しては、通常通り例えばｐ型のシリコン（Ｓｉ）基板１
上にゲート酸化膜２を形成し、該ゲート酸化膜２上にポ
リＳｉ等よりなる厚さ３０００〜５０００人程度のゲー
ト電極３を形成し、該ｐ型Ｓｉ基板１にゲート電極３に
自己整合させてｎ゛型のソース領域４及びｎ゛型トドレ
イン領域５形成してなる基板上に、例えば絶縁膜上に上
面が平坦になるように厚くレジスト膜を形成し、該レジ
ストと絶縁膜とのエツチングの選択性を持たない条件に
よる異方性ドライエツチング手段例えばＲＩＥ処理によ
り全面エツチングを行って絶縁膜の全面を平坦に表出さ
せる通常の絶縁膜の平坦化技術により、上面がほぼ平坦
な例えば厚さ０．６〜１μｍ程度の燐珪酸ガラス（ＰＳ
Ｇ）絶縁膜６を形成し、次いで該ＰＳＧ絶縁膜６上に化
学気相成長（ＣＶＤ）法によりｐｓｃ絶縁膜６とエツチ
ングの選択性を有する厚さ１０００人程度０窒化シリコ
ン（ＳｉＪ４）膜７を形成する。
しては、通常通り例えばｐ型のシリコン（Ｓｉ）基板１
上にゲート酸化膜２を形成し、該ゲート酸化膜２上にポ
リＳｉ等よりなる厚さ３０００〜５０００人程度のゲー
ト電極３を形成し、該ｐ型Ｓｉ基板１にゲート電極３に
自己整合させてｎ゛型のソース領域４及びｎ゛型トドレ
イン領域５形成してなる基板上に、例えば絶縁膜上に上
面が平坦になるように厚くレジスト膜を形成し、該レジ
ストと絶縁膜とのエツチングの選択性を持たない条件に
よる異方性ドライエツチング手段例えばＲＩＥ処理によ
り全面エツチングを行って絶縁膜の全面を平坦に表出さ
せる通常の絶縁膜の平坦化技術により、上面がほぼ平坦
な例えば厚さ０．６〜１μｍ程度の燐珪酸ガラス（ＰＳ
Ｇ）絶縁膜６を形成し、次いで該ＰＳＧ絶縁膜６上に化
学気相成長（ＣＶＤ）法によりｐｓｃ絶縁膜６とエツチ
ングの選択性を有する厚さ１０００人程度０窒化シリコ
ン（ＳｉＪ４）膜７を形成する。
第１図（ｂ）参照
次いで通常のフォトプロセスにより該Ｓｉ、Ｎ４膜７上
に、鎖線で示すように、ゲート電極３に対する配線コン
タクト窓に対応する第１の開孔８及びドレイン領域５に
対する配線コンタクト窓に対応する第２の開孔９を有す
るレジスト膜１０を形成し、該レジスト膜１０をマスク
にし、例えば〔４弗化炭素（ＣＦ４．） 十酸素（０
，） ）ガスを用いるＲＩＥ処理により表出するＳｉ３
Ｎ、膜７をエッチオフし、次いで例えば３弗化メタン（
ＣＨＦ３）をエツチングガスに用いるＲＩＢ処理により
表出するＰＳＧ絶縁膜６をゲート電極３の上面が表出す
る深さにエッチオフする。
に、鎖線で示すように、ゲート電極３に対する配線コン
タクト窓に対応する第１の開孔８及びドレイン領域５に
対する配線コンタクト窓に対応する第２の開孔９を有す
るレジスト膜１０を形成し、該レジスト膜１０をマスク
にし、例えば〔４弗化炭素（ＣＦ４．） 十酸素（０
，） ）ガスを用いるＲＩＥ処理により表出するＳｉ３
Ｎ、膜７をエッチオフし、次いで例えば３弗化メタン（
ＣＨＦ３）をエツチングガスに用いるＲＩＢ処理により
表出するＰＳＧ絶縁膜６をゲート電極３の上面が表出す
る深さにエッチオフする。
この処理によりゲート電極３上には該ゲート電極３の上
面を表出する第１の溝即ち貫通した第１の配線コンタク
ト窓１１が、またドレイン領域５の上部には前記第１の
配線コンタクト窓１１とほぼ等しい深さを有する第２の
溝即ち未貫通の第２の配線コンタクト窓１１２がそれぞ
れ形成される。
面を表出する第１の溝即ち貫通した第１の配線コンタク
ト窓１１が、またドレイン領域５の上部には前記第１の
配線コンタクト窓１１とほぼ等しい深さを有する第２の
溝即ち未貫通の第２の配線コンタクト窓１１２がそれぞ
れ形成される。
第１図（Ｃ）参照
次いでレジスト膜１０を除去した後、例えばメタルソー
スガスに６弗化タングステン（ｗｒｙ、）を用い還元ガ
スにモノシラン（ＳｉＨｔ）を用いる通常の金属タング
ステンの選択成長手段により、第１の配線コンタクト窓
１１内に表出するポリＳｉ上即ちゲート電極３上に選択
的に、コンタクト窓１１をほぼ平坦に埋める３０００〜
５０００人程度の厚さの金属タングステン層１３を形成
する。
スガスに６弗化タングステン（ｗｒｙ、）を用い還元ガ
スにモノシラン（ＳｉＨｔ）を用いる通常の金属タング
ステンの選択成長手段により、第１の配線コンタクト窓
１１内に表出するポリＳｉ上即ちゲート電極３上に選択
的に、コンタクト窓１１をほぼ平坦に埋める３０００〜
５０００人程度の厚さの金属タングステン層１３を形成
する。
なおこの金属タングステン層１３の厚さは、後のＰＳＧ
絶縁ｆｆ２６のＲＩＥ処理によって底部までエッチオフ
されない厚さであればよく、必ずしもコンタクト窓１１
を平坦に埋める必要はない。
絶縁ｆｆ２６のＲＩＥ処理によって底部までエッチオフ
されない厚さであればよく、必ずしもコンタクト窓１１
を平坦に埋める必要はない。
第１図（ｄ）参照
次いで上記のように第１の溝１１内に表出するゲーＩ・
電極３上をエツチング耐性を有する金属タングステン層
１３で保護した状態で、５ｉｓＮｎ膜７をマスクにし、
例えばＣｌＩＦ５ガスを用いるＲＩＥ処理により第２の
１１１２の底部のＰＳＧ絶縁膜６を選択的にエッチオフ
してドレイン領域５面を表出させる。
電極３上をエツチング耐性を有する金属タングステン層
１３で保護した状態で、５ｉｓＮｎ膜７をマスクにし、
例えばＣｌＩＦ５ガスを用いるＲＩＥ処理により第２の
１１１２の底部のＰＳＧ絶縁膜６を選択的にエッチオフ
してドレイン領域５面を表出させる。
ここで貫通した第２の溝即ちドレイン領域５に対する配
線コンタクト窓１２が完成する。
線コンタクト窓１２が完成する。
なおこのエツチングに際して、コンタクト窓１１内のゲ
ート電極３の上面は前記エツチング耐性を有する金属タ
ングステンＪｌｌｉｉ１３で保護されているので、該ゲ
ート電極３がオーバエツチングによるダメージを受ける
ことがない。
ート電極３の上面は前記エツチング耐性を有する金属タ
ングステンＪｌｌｉｉ１３で保護されているので、該ゲ
ート電極３がオーバエツチングによるダメージを受ける
ことがない。
次いで鎖線で図示したように、第１の配線コンタクト窓
ｌｌ上に上記金属タングステン層１３に接するアルミニ
ウム等のゲート配線１４を、また第２の配線コンタクト
窓１２上に同材料よりなるドレイン配線１５をそれぞれ
形成して、本発明に係るＭＯ３半導体装置が完成する。
ｌｌ上に上記金属タングステン層１３に接するアルミニ
ウム等のゲート配線１４を、また第２の配線コンタクト
窓１２上に同材料よりなるドレイン配線１５をそれぞれ
形成して、本発明に係るＭＯ３半導体装置が完成する。
第２図に示す第２の実施例は、第１の溝内に表出するゲ
ート電極上に選択的にエツチング耐性を有する第３の導
電層を形成する方法のみが前記第１の実施例と異なる例
である。
ート電極上に選択的にエツチング耐性を有する第３の導
電層を形成する方法のみが前記第１の実施例と異なる例
である。
第２図（ａ）
即ちこの例においては、前記実施例と同様な方法でゲー
ト電極３上に第１の配線コンタクト窓１１が形成され、
ドレイン領域５上に未貫通の第２の溝（未貫通筒２の配
線コンタクト窓）１１２が形成された後、この基板上に
スパッタリング法により例えば厚さ２０００〜３０００
人程度の金属タングステン層１６を形成する。
ト電極３上に第１の配線コンタクト窓１１が形成され、
ドレイン領域５上に未貫通の第２の溝（未貫通筒２の配
線コンタクト窓）１１２が形成された後、この基板上に
スパッタリング法により例えば厚さ２０００〜３０００
人程度の金属タングステン層１６を形成する。
第２図（ｂ）参照
次いで第１の配線コンタクト窓１１内の金属タングステ
ン層１６を例えば赤外線照射法等により局部的に１００
０℃程度に加熱し、ゲート電極３を構成するＳｉと固相
反応させ、この部分を選択的にタングステンシリサイド
（ＷＳｉｚ）層１７に変質させる。
ン層１６を例えば赤外線照射法等により局部的に１００
０℃程度に加熱し、ゲート電極３を構成するＳｉと固相
反応させ、この部分を選択的にタングステンシリサイド
（ＷＳｉｚ）層１７に変質させる。
第２図（Ｃ）参照
次いで弗酸（ＩＦ）等によるウェット処理により該基板
上の金属タングステン層１６をエツチング除去する。こ
の際ＷＳｆ、Ｊｉ１７はエツチングされず、第１の配線
コンタクト窓ｌｌ内に表出するゲート電極３の上面には
！ｆ！ｌ！膜とエツチングの選択性を有するＷＳｉｚ層
１７層成７する。このＷＳｉｚ層１７層成７の実施例に
おけるタングステン層と同様に、後の第２の配線コンタ
クト窓を貫通する際のエツチングにおいて、耐エツチン
グ層としてゲート電極３を保護する。
上の金属タングステン層１６をエツチング除去する。こ
の際ＷＳｆ、Ｊｉ１７はエツチングされず、第１の配線
コンタクト窓ｌｌ内に表出するゲート電極３の上面には
！ｆ！ｌ！膜とエツチングの選択性を有するＷＳｉｚ層
１７層成７する。このＷＳｉｚ層１７層成７の実施例に
おけるタングステン層と同様に、後の第２の配線コンタ
クト窓を貫通する際のエツチングにおいて、耐エツチン
グ層としてゲート電極３を保護する。
なお上記実施例においてはゲート電極３即ち高い位置に
ある導電体面の、ドレイン領域５即ち低い位置にある導
電体面に対するコンタクト窓形成の際のエツチング保護
膜として、タングステン或いはＷＳｉ、を用いたが、該
保護膜は耐熱性を有する導電体で絶縁膜に対してエツチ
ングの選択性を有するもので有ればよく、上記以外の高
融点金属或いは高融点金属シリサイド等も用いられる。
ある導電体面の、ドレイン領域５即ち低い位置にある導
電体面に対するコンタクト窓形成の際のエツチング保護
膜として、タングステン或いはＷＳｉ、を用いたが、該
保護膜は耐熱性を有する導電体で絶縁膜に対してエツチ
ングの選択性を有するもので有ればよく、上記以外の高
融点金属或いは高融点金属シリサイド等も用いられる。
以上説明のように本発明によれば、高さの異なる第１、
第２の導電体面を有する基板上を覆い表面が平坦化され
た絶縁膜に、高い位置にある第１の導電体面を表出する
第１のコンタクト窓と、低い位置にある第２の導電体面
を表出する第２のコンタクト窓を形成するに際して、上
記第１のコンタクト窓内に表出する高い位置にある導電
体面にオーバエツチングによるダメージを与えることが
ない。
第２の導電体面を有する基板上を覆い表面が平坦化され
た絶縁膜に、高い位置にある第１の導電体面を表出する
第１のコンタクト窓と、低い位置にある第２の導電体面
を表出する第２のコンタクト窓を形成するに際して、上
記第１のコンタクト窓内に表出する高い位置にある導電
体面にオーバエツチングによるダメージを与えることが
ない。
従ってコンタクト窓形成に際し、コンタクト窓内に表出
する導電体面のダメージに起因する機能の劣化を生ずる
ことがなく、半導体装置の性能及び製造歩留りが向上す
る。
する導電体面のダメージに起因する機能の劣化を生ずる
ことがなく、半導体装置の性能及び製造歩留りが向上す
る。
第１図（ａｌ〜（ｄｌは本発明の第１の実施例の工程断
面図、 第２図（ａ）〜（ｅ）は本発明の第２の実施例の工程断
面図、 第３図（ａｌ〜（ｂ）は従来方法の工程断面図である。 図において、 ■はｐ型Ｓｉ基板、 ２はゲート酸化膜、 ３はゲート電極、 ４はｎ゛゛ソース領域、 ５はｎ゛型トドレイン領域 ６はｐｓｃ絶縁膜、 ７は５ｉＪｎ膜、 ８．９は開孔、 １０はレジスト膜、 １１は第１の溝（第１の配線コンタクト窓）１２は第２
の配線コンタクト窓、 １３．１６は金属タングステン層、 １４はゲート配線、 １５はドレイン配線、 １７はＷＳｉ２層 １１２は第２の溝 （未貫通の第２の配線コンタクト窓） を示す。 オ（子５５月め第１のＴ方ごイダ］じりニオｔ〆１呂Ｆ
］第 １図 １６老累フン′ブ又ケ）贅 、／ 第 ２ 図
面図、 第２図（ａ）〜（ｅ）は本発明の第２の実施例の工程断
面図、 第３図（ａｌ〜（ｂ）は従来方法の工程断面図である。 図において、 ■はｐ型Ｓｉ基板、 ２はゲート酸化膜、 ３はゲート電極、 ４はｎ゛゛ソース領域、 ５はｎ゛型トドレイン領域 ６はｐｓｃ絶縁膜、 ７は５ｉＪｎ膜、 ８．９は開孔、 １０はレジスト膜、 １１は第１の溝（第１の配線コンタクト窓）１２は第２
の配線コンタクト窓、 １３．１６は金属タングステン層、 １４はゲート配線、 １５はドレイン配線、 １７はＷＳｉ２層 １１２は第２の溝 （未貫通の第２の配線コンタクト窓） を示す。 オ（子５５月め第１のＴ方ごイダ］じりニオｔ〆１呂Ｆ
］第 １図 １６老累フン′ブ又ケ）贅 、／ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 高さの異なる第１、第２の導電体面を有する基板上を
覆い表面が平坦化された第１の絶縁膜に、高い位置にあ
る第１の導電体面を表出する第１の開孔と、低い位置に
ある第２の導電体面を表出する第２の開孔とを形成する
に際して、 該表面が平坦化された第１の絶縁膜上に該第１の絶縁膜
とエッチングの選択性を有する第２の絶縁膜を形成する
工程と、 該第２の絶縁膜を含む第１の絶縁膜における該第１の導
電体面及び第２の導電体面の上部に、それぞれ該第１の
導電体面が表出される深さの第１の溝及び該第１の溝と
同一深さの第２の溝を形成する工程と、 該第２の溝内に表出する第１の導電体面上に選択的に該
第１の絶縁膜とエッチングの選択性を有する第３の導電
体層を選択的に形成する工程と、該第２の溝の底部の第
１の絶縁膜を該第２の絶縁膜をマスクにして選択的にエ
ッチング除去して該第２の溝の底部に該第２の導電体面
を表出せしめる工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360588A JPH01274452A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10360588A JPH01274452A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274452A true JPH01274452A (ja) | 1989-11-02 |
Family
ID=14358405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10360588A Pending JPH01274452A (ja) | 1988-04-26 | 1988-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661193A (ja) * | 1992-04-16 | 1994-03-04 | Micron Technol Inc | 半導体ウエーハを処理する方法 |
| JPH06349789A (ja) * | 1993-03-02 | 1994-12-22 | Hyundai Electron Ind Co Ltd | 高集積半導体装置のコンタクトホール形成方法 |
-
1988
- 1988-04-26 JP JP10360588A patent/JPH01274452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661193A (ja) * | 1992-04-16 | 1994-03-04 | Micron Technol Inc | 半導体ウエーハを処理する方法 |
| JPH06349789A (ja) * | 1993-03-02 | 1994-12-22 | Hyundai Electron Ind Co Ltd | 高集積半導体装置のコンタクトホール形成方法 |
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