JPH0513364A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0513364A JPH0513364A JP16455691A JP16455691A JPH0513364A JP H0513364 A JPH0513364 A JP H0513364A JP 16455691 A JP16455691 A JP 16455691A JP 16455691 A JP16455691 A JP 16455691A JP H0513364 A JPH0513364 A JP H0513364A
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- Japan
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- film
- electrode wiring
- polysi
- underlying
- semiconductor device
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Abstract
(57)【要約】 （修正有）
【目的】 半導体素子における電極配線部の形成に当た
って、下地のポリシリコンが反応してＷＳｉ2 になって
低抵抗の高融点金属電極配線が実現しにくいため下地の
ポリＳｉと反応しないＷ膜を形成し低抵抗の電極配線を
得る方法を提供する。 【構成】 ＩＣ基板２１上に絶縁膜２２を形成し、その
上に形成したポリシリコン２３上にβ−Ｗ膜２４を形成
し、その後その膜をアニールしてα−Ｗ膜２５に変換す
るようにした。
って、下地のポリシリコンが反応してＷＳｉ2 になって
低抵抗の高融点金属電極配線が実現しにくいため下地の
ポリＳｉと反応しないＷ膜を形成し低抵抗の電極配線を
得る方法を提供する。 【構成】 ＩＣ基板２１上に絶縁膜２２を形成し、その
上に形成したポリシリコン２３上にβ−Ｗ膜２４を形成
し、その後その膜をアニールしてα−Ｗ膜２５に変換す
るようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の電極配線
部の形成に関するものである。
部の形成に関するものである。
【０００２】
【従来の技術】半導体素子において電極配線構造は従来
図２に示すように形成されている。まず、図２（ａ）に
示すように、ＩＣ基板１上に絶縁膜２（例えばＢＰＳ
Ｇ）をＣＶＤ法で形成する。その後、ＰｏｌｙＳｉ（ポ
リシリコン）３をＣＶＤ法にて形成した後、ＷＳｉｘ膜
４をスパッタ法にて形成する。そしてホトリソグラフィ
（以下ホトリソと省略）、エッチングによりパターニン
グした後、図２（ｂ）のように、第２の層間絶縁膜５を
ＣＶＤ法にて形成し、フローのためのアニールを行う。
図２に示すように形成されている。まず、図２（ａ）に
示すように、ＩＣ基板１上に絶縁膜２（例えばＢＰＳ
Ｇ）をＣＶＤ法で形成する。その後、ＰｏｌｙＳｉ（ポ
リシリコン）３をＣＶＤ法にて形成した後、ＷＳｉｘ膜
４をスパッタ法にて形成する。そしてホトリソグラフィ
（以下ホトリソと省略）、エッチングによりパターニン
グした後、図２（ｂ）のように、第２の層間絶縁膜５を
ＣＶＤ法にて形成し、フローのためのアニールを行う。
【０００３】これにより平坦化と上記ＰｏｌｙＳｉとＷ
ＳｉｘがＷポリサイド膜３，４となる。その後所定の場
所にコンタクト孔６を開孔し、Ａｌ合金膜７で導通をと
る。しかしながら、半導体素子の高集積化に伴ない電極
配線の抵抗も大きく影響するようになってきているた
め、高融点金属を用いる技術が開発されている。
ＳｉｘがＷポリサイド膜３，４となる。その後所定の場
所にコンタクト孔６を開孔し、Ａｌ合金膜７で導通をと
る。しかしながら、半導体素子の高集積化に伴ない電極
配線の抵抗も大きく影響するようになってきているた
め、高融点金属を用いる技術が開発されている。
【０００４】Ｗはその中でも最も有望な材料の１つであ
る。
る。
【０００５】図３にその例を示す。ＩＣ基板１１上に、
先程と同様に絶縁膜１２を形成した後ＰｏｌｙＳｉ膜１
３を密着層として形成し、その上にＷ膜１４をＣＶＤ法
もしくはスパッタ法で形成する。そして、ホトリソ、エ
ッチングを行う。
先程と同様に絶縁膜１２を形成した後ＰｏｌｙＳｉ膜１
３を密着層として形成し、その上にＷ膜１４をＣＶＤ法
もしくはスパッタ法で形成する。そして、ホトリソ、エ
ッチングを行う。
【０００６】これによりＷの電極配線が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた方法を用いると密着層となるＰｏｌｙＳｉとＷが後
工程の熱処理によって反応し、ＷＳｉ2 となり電極配線
としての抵抗は上昇してしまい、Ｗ電極配線ではなくな
ってしまう。また、Ｗ単層で形成するとＷは下地のＳｉ
Ｏ2 と密着性が悪いためにハガレが生じ、電極配線形成
は困難であり、技術的に満足できるものは得られなかっ
た。
べた方法を用いると密着層となるＰｏｌｙＳｉとＷが後
工程の熱処理によって反応し、ＷＳｉ2 となり電極配線
としての抵抗は上昇してしまい、Ｗ電極配線ではなくな
ってしまう。また、Ｗ単層で形成するとＷは下地のＳｉ
Ｏ2 と密着性が悪いためにハガレが生じ、電極配線形成
は困難であり、技術的に満足できるものは得られなかっ
た。
【０００８】この発明は以上述べた下地ＰｏｌｙＳｉと
Ｗが反応してＷＳｉ2 になるため、抵抗の低い高融点金
属電極配線の形成が困難という問題点を除去するため、
下地ＰｏｌｙＳｉと反応しないＷ膜を形成し、抵抗の低
い高融点金属配線を持つ半導体素子を提供することを目
的とする。
Ｗが反応してＷＳｉ2 になるため、抵抗の低い高融点金
属電極配線の形成が困難という問題点を除去するため、
下地ＰｏｌｙＳｉと反応しないＷ膜を形成し、抵抗の低
い高融点金属配線を持つ半導体素子を提供することを目
的とする。
【０００９】
【課題を解決するための手段】この発明は前述の目的達
成のため、半導体素子の電極配線形成において、Ｐｏｌ
ｙＳｉ上にβ−Ｗ膜を形成し、後の熱処理によってα−
Ｗ膜に変えるようにしたものである。
成のため、半導体素子の電極配線形成において、Ｐｏｌ
ｙＳｉ上にβ−Ｗ膜を形成し、後の熱処理によってα−
Ｗ膜に変えるようにしたものである。
【００１０】
【作用】前述のように本発明では、下地Ｓｉと反応しに
くいβ−Ｗ膜を電極配線に使用し、アニールすることで
α−Ｗ膜にしたので、抵抗の高いＷＳｉ2 は形成されな
い。
くいβ−Ｗ膜を電極配線に使用し、アニールすることで
α−Ｗ膜にしたので、抵抗の高いＷＳｉ2 は形成されな
い。
【００１１】
【実施例】図１に本発明の実施例の工程断面図を示す。
【００１２】まず、図２の従来例と同様にＩＣ基板２１
上に絶縁膜２２（例えばＢＰＳＧ）をＣＶＤ法にて６０
００Å形成する。その後密着層となるＰｏｌｙＳｉ膜２
３をＣＶＤ法にて１０００Å形成する。その後イオン注
入法によりリンを４０ＫｅＶ、１×１０1 6 ｉｏｎｓ／
ｃｍ2 打ち込む。
上に絶縁膜２２（例えばＢＰＳＧ）をＣＶＤ法にて６０
００Å形成する。その後密着層となるＰｏｌｙＳｉ膜２
３をＣＶＤ法にて１０００Å形成する。その後イオン注
入法によりリンを４０ＫｅＶ、１×１０1 6 ｉｏｎｓ／
ｃｍ2 打ち込む。
【００１３】その後β−Ｗ膜２４をＣＶＤ法にて１５０
０Å形成する。β−Ｗ膜２４の形成条件は、温度２７０
〜３００℃, 圧力０．２〜０．３Ｔｏｒｒ, ＳｉＨ4 ／
ＷＦ6 流量比を１．０とする。（図１（ａ））そして、
ホトリソ、エッチングによって電極配線のパターニング
を行う。
０Å形成する。β−Ｗ膜２４の形成条件は、温度２７０
〜３００℃, 圧力０．２〜０．３Ｔｏｒｒ, ＳｉＨ4 ／
ＷＦ6 流量比を１．０とする。（図１（ａ））そして、
ホトリソ、エッチングによって電極配線のパターニング
を行う。
【００１４】その後、Ｎ2 雰囲気中で９００℃、３０秒
のランプアニールを行い、β−Ｗ膜２４をα−Ｗ膜２５
に変える。β−Ｗは準安定相な膜であり、９００℃程度
の熱処理で安定であるα−Ｗに結晶相が変わる。通常我
々がＷと記しているものはα−Ｗである。α−Ｗに変る
ことにより、抵抗も低い高融点配線が得られる。また９
００℃の熱処理を行ってもβ−Ｗはα−Ｗに変わるだけ
であり、Ｗと下地ＰｏｌｙＳｉ膜２３と反応してＷＳｉ
2 にはならない。（図１（ｂ））ＷＳｉ2 にはならない
理由として、β−ＷがＯ2 を吸蔵し易いことが挙げられ
る。ホトリソ工程などでβ−Ｗ膜が大気中にさらされる
と、β−Ｗは大気中のＯ2 を膜中に吸蔵する。吸蔵され
たＯ2 はアニール時にβ−Ｗとポリシリコンの界面にす
早く拡散し酸化物をつくる。この酸化物の存在により、
Ｗと下地ＰｏｌｙＳｉ膜との反応が妨げられていると考
えられる。
のランプアニールを行い、β−Ｗ膜２４をα−Ｗ膜２５
に変える。β−Ｗは準安定相な膜であり、９００℃程度
の熱処理で安定であるα−Ｗに結晶相が変わる。通常我
々がＷと記しているものはα−Ｗである。α−Ｗに変る
ことにより、抵抗も低い高融点配線が得られる。また９
００℃の熱処理を行ってもβ−Ｗはα−Ｗに変わるだけ
であり、Ｗと下地ＰｏｌｙＳｉ膜２３と反応してＷＳｉ
2 にはならない。（図１（ｂ））ＷＳｉ2 にはならない
理由として、β−ＷがＯ2 を吸蔵し易いことが挙げられ
る。ホトリソ工程などでβ−Ｗ膜が大気中にさらされる
と、β−Ｗは大気中のＯ2 を膜中に吸蔵する。吸蔵され
たＯ2 はアニール時にβ−Ｗとポリシリコンの界面にす
早く拡散し酸化物をつくる。この酸化物の存在により、
Ｗと下地ＰｏｌｙＳｉ膜との反応が妨げられていると考
えられる。
【００１５】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、下地Ｓｉと反応しにくいβ−Ｗ膜を電極配線に使
用し、アニールすることでα−Ｗ膜にしたので、抵抗の
高いＷＳｉ2 は形成されず、抵抗の低い電極配線を持つ
半導体素子の実現が可能となる。
れば、下地Ｓｉと反応しにくいβ−Ｗ膜を電極配線に使
用し、アニールすることでα−Ｗ膜にしたので、抵抗の
高いＷＳｉ2 は形成されず、抵抗の低い電極配線を持つ
半導体素子の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の工程断面図
【図２】従来例（その１）の工程断面図
【図３】従来例（その２）
２１ ＩＣ基板 ２２ 絶縁膜 ２３ ＰｏｌｙＳｉ膜 ２４ β−Ｗ膜 ２５ α−Ｗ膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 （ａ）基板上に絶縁膜を形成する工程
と、 （ｂ）前記絶縁膜上に多結晶シリコンを形成する工程
と、 （ｃ）前記多結晶シリコン上にβ−Ｗ膜を形成する工程
と、 （ｄ）前記β−Ｗ膜をアニールしてα−Ｗ膜に変換する
工程とを有することを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16455691A JPH0513364A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16455691A JPH0513364A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513364A true JPH0513364A (ja) | 1993-01-22 |
Family
ID=15795410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16455691A Pending JPH0513364A (ja) | 1991-07-04 | 1991-07-04 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008132847A1 (ja) * | 2007-04-24 | 2008-11-06 | Panasonic Corporation | 圧電デバイスおよびその製造方法 |
| JP2009253008A (ja) * | 2008-04-07 | 2009-10-29 | Panasonic Corp | 圧電デバイスの製造方法 |
-
1991
- 1991-07-04 JP JP16455691A patent/JPH0513364A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008132847A1 (ja) * | 2007-04-24 | 2008-11-06 | Panasonic Corporation | 圧電デバイスおよびその製造方法 |
| US8044557B2 (en) | 2007-04-24 | 2011-10-25 | Panasonic Corporation | Piezoelectric device and its manufacturing method |
| JP2009253008A (ja) * | 2008-04-07 | 2009-10-29 | Panasonic Corp | 圧電デバイスの製造方法 |
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