JPH10284717A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH10284717A
JPH10284717A JP10100410A JP10041098A JPH10284717A JP H10284717 A JPH10284717 A JP H10284717A JP 10100410 A JP10100410 A JP 10100410A JP 10041098 A JP10041098 A JP 10041098A JP H10284717 A JPH10284717 A JP H10284717A
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semiconductor
metal
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gate dielectric
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Orufuemi Adetsutsu Orubanmi
オルバンミ・オルフェミ・アデツツ
Dean J Denning
ディーン・ジェイ・デニング
D Heyden James
ジェームス・ディー・ハイデン
K Saburamanian Chitora
チトラ・ケイ・サブラマニアン
R Shitaram Aakarugado
アーカルガド・アール・シタラム
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Abstract

(57)【要約】 【課題】 金属ー半導体を有する半導体の製造におい
て、フッ素が、ゲート誘電体層の厚さの増加、ゲート誘
電体層の比誘電率の変化、の原因になる。これらの特性
の制御し、ゲート誘電体層を厚くせず、金属半導体層が
ゲート誘電体層への良い付着性を有し、特別な工程、物
質を必要とせず金属半導体層を形成できる、半導体デバ
イス製造方法を提供する。 【解決手段】 金属ー半導体層（２６）が、絶縁層（２
０）上に形成され、それによって、金属ー半導体層（２
６）は、その層に亘って、半導体および金属の量を次第
に変化させる。実施例においては、金属ー半導体層（２
６）は、その上表面および底表面の付近では、比較的高
いシリコン濃度を有する。他の実施例では、金属ー半導
体ー窒化層が、その底表面付近に窒素を含み、実質的に
上表面付近には窒素を含まない。その層（２６）は、化
学蒸着法またはスパッタリングを使用して形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスの
製造方法に関し、特に金属ー半導体層を有する半導体の
製造方法に関する。
【０００２】
【産業上の利用分野】多くの超大規模集積回路（VLSI）
半導体デバイスにおいて、多結晶シリコン（ポリシリコ
ンゲート）が、ゲート誘電体層上に形成される。そのポ
リシリコン層の抵抗が比較的高いために、タングステン
シリサイド層が、その抵抗を低減させるために、頻繁に
そのポリシリコンゲートに沿って、形成される。一般
に、タングステンシリサイド内において、シリコン対タ
ングステンの割合は、約2.6対1である。タングステンシ
リサイド層とポリシリコン層との間の付着性（adhesio
n）を改善するために、タングステンシリサイド層は、
シリコン量を多くし、デポジションの際に比較的均質な
組成物を有し得る。しかしながら、通常、タングステン
シリサイド層の形成後、窒化シリコン反射防止コーティ
ング（silicon nitride anti-reflective coating(AR
C)）の形成前に、アモルファスシリコン層は形成され、
それによって、窒化シリコンARCとタングステンシリサ
イド層との間の付着性を除去する。
【０００３】現在、ドーピング済みシリコン層、タング
ステンシリサイド層、アモルファスシリコン層および窒
化シリコンARCを有するゲート電極積層（stack）を形成
するために、少なくとも四層構造が使用される。タング
ステンシリサイド層と、ポリシリコン層と窒化シリコン
ARCのそれぞれとの間の付着性の欠如に伴う問題を克服
するために、その四層構造には多くの製造工程が必要と
される。
【０００４】さらに、六フッ化タングステン（タングス
テンシリサイドの形成に使用される）からのフッ素が、
ゲート誘電体層の厚さの増加、またはゲート誘電体層の
比誘電率の変化、の原因になる。半導体デバイスの繰り
返し可能な、かつ予期可能な動作を成し遂げるために、
これらの特性の制御は重要である。
【０００５】ゲート電極を形成するために一製造工程だ
けを使用して金属ー半導体層を形成する必要性がある。
また、ゲート誘電体層を厚くすることなしに、金属ー半
導体層を形成する必要性もある。さらに、ゲート誘電体
層への良い付着性を有する金属ー半導体層を形成する必
要もある。さらに、複雑な製造工程を開発することもな
く、半導体工場内で特殊な物質を使用することなく、金
属ー半導体層を形成する必要性もある。
【０００６】
【好適実施例の詳細な説明】金属ー半導体層（metal-se
miconductor layer）が絶縁層上に形成され、それによ
って、金属ー半導体層は、その層に亘って、シリコンお
よび金属の量の変化により勾配をつける。一実施例にお
いて、その金属ー半導体層は、その層の上表面および底
表面の付近にシリコン含有比率を比較的多くしたシリコ
ンリッチ・タングステンシリサイド層である。その中間
部分では、その層は、正規組成（stoichiometric）タン
グステンシリサイドに近い。ここで使用されるとおり、
構成要素の含有比率は、層内の原子濃度に関係する。一
般に入手可能なガス（例えば、六フッ化タングステン
（WF6）、ヘキサカーボンモノキサイド・タングステン
(W(CO)6）、六塩化タングステン（WC l6）、四塩化チタ
ン（TiCl4）、シラン(SiH4）、ジクロロシラン（SiH2Cl
2）、ジシラン（Si2H6）、ゲルマン（GeH4）など）を用
いて、金属ー半導体層を形成し得る。他の実施例におい
て、金属ー半導体ー窒化層が、底表面付近に窒素を有
し、実質的に上表面付近には窒素を有しないように形成
される。
【０００７】金属ー半導体および金属ー半導体ー窒化層
は、化学蒸着またはスパッタリングを使用して形成され
得る。その層は、その後に形成されるシリコン窒化膜に
充分に付着する。故に、アモルファスシリコン付着用層
が、必要でなくなる。本発明は、以下の実施例でより詳
細に記述される。
【０００８】図１には、半導体デバイス基板１２の一部
分が示されたいる。その半導体デバイス基板１２は、単
結晶半導体ウェハ、セミコンダクタ・オン・インシュレ
ータ・ウェハまたは半導体デバイスの形成に使用される
その他の基板から成り得る。フィールド絶縁領域１８お
よびゲート誘電体層２０が、その基板１２上に亘る。フ
ィールド絶縁領域１８は、選択酸化法またはトレンチ分
離法により形成される。ゲート誘電体層２０（絶縁層で
ある）は、二酸化シリコン、窒化酸化物（nitrided oxi
de）などである。シリコンリッチ（silicon-rich）・タ
ングステンシリサイド層２６およびシリコン窒化膜２８
が、ゲート電極層２０およびフィールド絶縁領域１８上
に形成される。シリコンリッチ・タングステンシリサイ
ド層２６は、金属ー半導体層であり、約500〜3000オン
グストロームの範囲内の厚さである。一実施例として、
層２６は、六フッ化タングステン（WF6）およびシラン
(SiH4）を使用し、1torr以下の圧力および約350℃〜475
℃の範囲の温度にて、形成される。そのデポジションを
施すことのできる反応装置は、米国カリフォルニア州サ
ンタクララにあるApplied Materials,Inc製のXL Chambe
rを有するCentura 5200 platformである。
【０００９】実施例において、シリコンリッチ・タング
ステンシリサイド層２６は、そのデポジションのサイク
ルの開始および終了の付近にて、まさにシリコンが多く
なるように、かつその工程の中間部分の間には、ほぼ正
規組成タングステンシリサイドになるように、形成され
る。実施例にとしては、SiH4の流量は、約400sccm（sta
ndard cubic centimeters per minute）で、比較的一定
に維持する。そのデポジションの段階に開始において
は、WF6の流量は、約0.1sccmまたはそれ以下であり、約
6.0〜7.0sccmへ次第に増加せられる。そのデポジション
の段階に終了付近においては、WF6の流量は、約0.1sccm
またはそれ以下に、減少し戻される。このようにして、
層２６の中間部分は、本質的に正規組成タングステンシ
リサイドになる。本実施例において、金属ー半導体層
は、中間部分に比較して、上表面および底表面付近に
て、よりシリコンリッチになる。このことにより、ゲー
ト誘電体層２０および次に形成されるシリコン窒化膜２
８の両方への、金属ー半導体層のより良い付着性を可能
にする。
【００１０】他の実施例としては、金属ー半導体層は、
二種（two targets）を使用するスパッタデポジション
によって形成される。一種は金属（例えば、タングステ
ン）を有し、第二種はシリコンを有する。そのスパッタ
リングは、中間部分に比較して上表面付近および底表面
付近のほうが、よりシリコンの高濃度を有するように施
される。スパッタデポジションの段階後、その層は、炉
にて、若しくはラピッド・サーマル．プロセッサ（rapi
d thermal processor）にて熱処理される。
【００１１】さらに他の実施例においては、窒素ソース
ガスが、金属ー半導体ー窒化層の形成に使用される。金
属ー半導体ー窒化層が形成される場合、窒素は、層２６
の上表面に比較して、その底表面近くで、結合する。化
学蒸着デポジションにおいては、アンモニアを含有する
窒素ソースガスが、そのデポジション段階の開始付近に
て使用されるが、そのデポジションが完了する前に、そ
のガスの使用は終了せられる。金属ー半導体ー窒化層の
形成によって、ゲート誘電体層２０へのフッ素のしみ込
みが低減し、それによって、ゲート誘電体層の厚さの増
加または比誘電率の変化などが減少する。
【００１２】金属ー半導体ー窒化層がスパッタされる場
合、その金属ー半導体ー窒化層は、窒素のような、イオ
ン化窒素コーティングガス（ionized nitrogen-contain
inggas）を使用して、前記のターゲットを用いて形成さ
れる。そのスパッタが続くと、その窒素コーティングガ
スの使用が終了し、イオン化アルゴンガスが使用され、
スパッタアリング工程を完了する。スパッタで、そのデ
ポジションが完了した後、アニール段階が施され得る。
再び、金属ー半導体ー窒化層内の窒素は、ゲート誘電体
層２０の付近に留められ、窒化シリコンARC２８の付近
の金属ー半導体ー窒化層内には存在しない。
【００１３】その金属ー半導体層は、タンタル、チタ
ン、タングステン、コバルト、モリブデン、プラチナ、
などを含み得る。耐熱性の金属シリサイドおよび耐熱性
の金属シリコン窒化物が、使用されるのに、最も適当で
ある。というのは、次に続く工程段階の間にみられる熱
工程に耐えられるからである。
【００１４】窒化シリコンARC２８は、正規組成のシリ
コン窒化膜、シリコンリッチ・シリコン窒化膜またはそ
れらの結合体から成り得る。代表的にARC２８は化学蒸
着によって形成される。次に、レジスト層が、基板上に
コーティングされ、そして、パターニングされて、窒化
シリコンARC２８上にマスク層を形成する（図２に図示
せず）。
【００１５】次に、窒化シリコンARC２８およびシリコ
ンリッチ・タングステンシリサイド層２６は、パターニ
ングされて、層２６を含むゲート電極を形成する。その
パターニング段階後、そのレジストは除去されて、図３
に示されるような構造を形成する。そのパターニング段
階は、臭化水素（HBr）、六フッ化硫黄（SF6）若しくは
塩素分子（Cl2）またはそれらの結合を含む反応性イオ
ンエッチングを使用して、施される。
【００１６】図４に示すように、基板はさらに加工され
て、実質的に完成された半導体デバイス１０を形成す
る。ドーピング済み領域４１が、層２６の残存している
部分の付近の基板１２内に形成される。そのドーピング
済み領域４１は、図示されるトランジスタのためのソー
ス／ドレイン領域（電流電極）である。窒化シリコンス
ぺーサ２９が、金属ー半導体層２６を含むゲート電極の
側に隣在するように、形成される。次に、ドーピング無
し酸化膜層３０およびドーピング済み酸化膜層３２が、
化学蒸着によって形成される。ドーピング済み酸化膜
は、代表的には、BPSG（borophosphosilicate glass）
である。ドーピング無し酸化膜層３０およびドーピング
済み酸化膜層３２は、パターニングされ、コンタクト開
口３４が形成される。導電プラグ３６が、コンタクト開
口３４内に形成され、ドーピング済み領域４１のうちの
１つにコンタクトする。他の導電プラグが形成され、ド
ーピング済み領域４１または層２６へコンタクトが形成
される。その導電プラグは、タングステンおよび付着性
層／障壁層（例えば、チタン／窒化チタン）を有し得
る。
【００１７】相互接続層３８が、ドーピング済み酸化膜
層３２および導電プラグ３６上に形成される。代表的に
は、その相互接続層３８は、アルミニウム、銅などを有
し、付着性層／障壁層または反射防止コーティングと一
緒に形成される。実施例としては、付着性層／障壁層
は、チタン／窒化チタンを有し、反射防止コーティング
は、窒化チタンを有する。パッシベーション層４０が、
相互接続層３８上およびに形成され、ドーピング済み酸
化膜層３２の露出部分上に形成される。そのパッシベー
ション層４０は、ドーピング済み酸化膜４０２およびシ
リコン窒化膜４０４から成り得る。ボンディングパッド
がパッシベーション層４０を介して形成され、半導体デ
バイスは実質的にパッケージングされる。
【００１８】金属ー半導体層２６は、半導体デバイス１
０のメモリアレイ内にゲート電極を形成するために、使
用され得る。そのメモリアレイは、SRAM、DRAMおよび不
揮発性フラッシュメモリから成り得る。メモリアレイ
は、単独型メモリデバイスの一部分またはマイクロプロ
セッサ、マイクロコントローラなどの一部分に成り得
る。
【００１９】図５は、ゲート誘電体層２０からの距離の
関数として、金属ー半導体層２６内のシリコン含有比率
が、どのくらい変化するかを示したプロット図である。
その層２６の一部分の２つの表面付近は、含有比率（co
ntent）として連続的に勾配付けされている。その部分
内の場所は、シリコンリッチになっている。層２６の中
間を含むその中間部分は、ほぼ正規組成のタングステン
シリサイドになっている。図５の実線は、この種の構成
物質を示している。他の実施例としては、層２６の全て
が、連続的に勾配付けられることもでき、さらにメタル
リッチ部分を構成し得る。図５の破線によると、層２６
は、連続的に勾配付けられ、層２６の中間部分でタング
ステン量を多くし得る。
【００２０】さらに他の実施例においては、層を個別の
部分を含めて勾配付けることが可能であり、その個別の
部分の各部分は、比較的均質な組成物である（各部分内
を連続的に勾配付けるのではない）。例えば、ジシラン
（Si2H6）およびWF6が使用される場合、金属ー半導体層
２６の底側部分はほとんどシリコンであり、その中間部
分はほぼ正規組成のタングステンシリサイドであり、そ
の上側部分は底側部分と同様である。その中間部分は、
その底側部分および上側部分のそれぞれよりも約2〜10
倍厚くなっている。これら３つの部分は、同一装置によ
って、同一の真空排気のサイクルの間に、ほぼ同一温度
および同一圧力で、形成し得る。その組成物は、六フッ
化タングステンおよびシランのガス流量を変化させるこ
とによって、変更する。加えて、さらなる個別の部分
が、ほぼ任意の有限数の個別の部分から構成され得るで
あろう。
【００２１】さらに他の実施例では、その勾配は、反対
の方向（direction）に施し得る。例えば、金属ー半導
体層２６を勾配付け、その層２６の上表面付近のタング
ステン濃度を高くすることができる。この場合、ほぼ正
規組成のタングステンシリサイドが、シリコン窒化膜表
面付近に形成し得る。付着性が問題となる場合、非常に
薄いアモルファスシリコン層が、金属シリコン層上に形
成される（図２〜４には図示せず）。
【００２２】本発明は、従来にはみうけられない効果を
有する。実施例としては、勾配を有するタングステンシ
リサイド層が、窒化シリコンARC２８を有する表面付近
のシリコンリッチ・タングステンシリサイド層２６内
に、非常に高いシリコン含有比率を有する。このことに
より、窒化シリコンARC２８を、一反応サイクルの間に
形成される導電膜に、固着用層としてアモルファスシリ
コン層を使用する必要なく直接に固着させることが可能
になる。本発明のたの効果としては、勾配は、連続的に
か、または個別の部分としてか、のいずれかに形成し得
る。このことにより、トランジスタ特性を、デバイス設
計による所定の特性に調整し得る。
【００２３】単一の装置サイクルの間に金属ー半導体層
を形成することにより、単一装置のデポジションの１サ
イクルが中断無しで行うことができるので、高スループ
ットが可能になる。さらに、金属ー半導体ー窒化層内に
窒素を結合させることにより、ゲート誘電体層を厚くし
てしまうフッ素のしみ込みを減少させることが可能にな
る。さらに本発明の効果としては、特殊な工程段階を開
発することを必要とせずに、また、無駄な若しくは風変
わりな物質（典型的には、半導体デバイスの形成に使用
されないような物質）を使用することの必要とせずに、
本発明に係る半導体デバイスを形成できることである。
さらに、基板の欠陥密度が減少し、手間も削減される。
【図面の簡単な説明】
【図１】フィールド絶縁領域およびゲート誘電体層を形
成した後の半導体デバイス基板の一部分の断面図。
【図２】本発明に従った、シリコンリッチ・タングステ
ンシリサイド層および窒化シリコン層を形成した後の図
１の基板の断面図。
【図３】ゲート電極形成のための金属半導体および窒化
シリコン層をパターニングした後の図２の基板の断面
図。
【図４】実質的に完成したデバイスを形成した後の図３
の基板の断面図。
【図５】タングステンシリサイド層からの距離に対する
タングステンシリサイド層内のシリコン含有比率のグラ
フ。
【符号の説明】
１２ 基板 １８ フィールド分離領域 ２０ ゲート誘電体膜 ２６ 金属半導体窒化膜 ２９ 絶縁スぺーサ ３０、３２、３４ 酸化膜 ３６ 導電性プラグ ３８ 相互接続 ４０、７０ ゲート電極 ４２ 電流電極領域 ５０ パッシベーション層 ５２ 中間誘電体層（ILD） ６０ 半導体デバイス ６６ 金属半導体窒化膜 ６８ 半導体膜 ７０ ゲート電極 ８５ セルフアライン金属シリサイド領域 ９２ ドーピング済み領域 ４０２ 酸化膜 ４０４ プラズマエンハンスト窒化膜 ９４１ 第１部分 ９４５ 第２部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 29/78 ３０１Ｇ 27/115 ３７１ 29/78 21/8247 29/788 29/792 (72)発明者 ジェームス・ディー・ハイデン アメリカ合衆国テキサス州オ−スチン、リ オ・ブラボー・レーン6802 (72)発明者 チトラ・ケイ・サブラマニアン アメリカ合衆国テキサス州オ−スチン、ピ ックフェア・ドライブ10601 (72)発明者 アーカルガド・アール・シタラム アメリカ合衆国テキサス州オ−スチン、ビ ッグ・オーク・ハロー6200

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスを形成する方法であっ
    て：半導体デバイス基板上に絶縁膜（２０）を形成する
    段階；および該絶縁膜上に第１層（２６）を形成する段
    階であって、 当該第１層（２６）は、半導体および金属を含み、 当該第１層（２６）は、第１表面および第２表面を有
    し、 該第２表面は、第１表面と比較して、前記絶縁膜（２
    ０）から、より遠くにあり；前記第１層（２６）は、第
    １部分、第２部分および第３部分を有し、 該第１部分は、第１表面の最も近くに存在し、 該第３部分は、第２表面の最も近くに存在し、 該第２部分は、第１表面と２表面との間に存在し、 前記第１層（２６）内において、前記第１部分または前
    記第３部分の半導体含有比率と比較して、前記第２部分
    での半導体容量のほうが小さい、 ことを特徴とする段階；から構成されることを特徴とす
    る方法。
  2. 【請求項２】 半導体デバイスを形成する方法であっ
    て：半導体デバイス基板上にゲート誘電体層を形成する
    段階；該ゲート誘電体層上に第１層（２６）を形成する
    段階であって、 当該第１層（２６）は、半導体および金属を含み、 当該第１層（２６）は、第１表面および第２表面を有
    し、 該第２表面は、該第１表面と比較して、前記ゲート誘電
    体層から、より遠くにあり；前記第１層（２６）は、第
    １部分、第２部分および第３部分を有するところの段階
    であって、 該第１部分は、第１表面の最も近くに存在し、 該第３部分は、第２表面の最も近くに存在し、 該第２部分は、第１表面と２表面との間に存在し；前記
    第１層（２６）内において、前記第１部分および前記第
    ３部分のそれぞれの半導体含有比率と比較して、前記第
    ２部分での半導体容量のほうが小さい、 ことを特徴とする段階；および前記第１層（２６）をパ
    ターニングし、それによって、ゲート電極を形成する段
    階；から構成されることを特徴とする方法。
  3. 【請求項３】 半導体デバイスを形成する方法であっ
    て：半導体デバイス基板上にゲート誘電体層を形成する
    段階；該ゲート誘電体層上に第１層（２６）を形成する
    段階であって、 当該第１層（２６）は、半導体および金属を含み、 当該第１層（２６）は、第１表面および第２表面を有
    し、 該第２表面は、該第１表面と比較して、前記ゲート誘電
    体層から、より遠くにあり；前記第１層（２６）は、第
    １部分、第２部分および第３部分を有し、 該第１部分は、第１表面の最も近くに存在し、 該第３部分は、第２表面の最も近くに存在し、 該第２部分は、第１表面と２表面との間に存在し、 前記第１層（２６）内において、前記第１部分または前
    記第３部分の半導体含有比率と比較して、前記第２部分
    での半導体含有比率のほうが小さく、かつ前記第２部分
    は、金属含有比率が多い、 ことを特徴とする段階；および前記第１層（２６）をパ
    ターニングし、それによって、ゲート電極を形成する段
    階；から構成されることを特徴とする方法。
  4. 【請求項４】 半導体デバイスを形成する方法であっ
    て：半導体デバイス基板（１２）上に絶縁膜（２０）を
    形成する段階；該絶縁膜（２０）上に第１層（２６）を
    形成する段階であって、 当該第１層（２６）は、半導体、金属および窒素を含む
    段階であって、当該第１層（２６）は、金属含有比率、
    半導体含有比率および窒素含有比率を有し、 当該第１層（２６）は、第１表面および第２表面を有
    し、 該第２表面は、該第１表面と比較して、前記絶縁膜（２
    ０）から、より遠くにあり；前記第１層（２６）は、第
    １部分、第２部分および第３部分を有し、 該第１部分は、第１表面の最も近くに存在し、 該第３部分は、第２表面の最も近くに存在し、 該第２部分は、第１表面と２表面との間に存在し、 前記窒素含有比率において、前記第２部分の窒素含有比
    率に比較して、前記第１部分の窒素含有比率のほうが、
    より多く、 前記半導体含有比率において、前記第２部分の窒素含有
    比率に比較して、前記第３部分の半導体含有比率のほう
    が多い、 ことを特徴とする段階；から構成されることを特徴とす
    る方法。
  5. 【請求項５】 半導体デバイスを形成する方法であっ
    て：半導体デバイス基板（１２）上に絶縁膜（２０）を
    形成する段階；該絶縁膜（２０）上に第１層（２６）を
    形成する段階であって、 当該第１層（２６）は、半導体、金属および窒素を含む
    段階であって、当該第１層（２６）は、金属含有比率、
    半導体含有比率および窒素含有比率を有し、 該第１層（２６）は、第１表面および第２表面を有し、 該第２表面は、該第１表面と比較して、前記絶縁膜（２
    ０）から、より遠くにあり、 前記第１層（２６）は、第１部分、第２部分および第３
    部分を有し、 該第１部分は、第１表面の最も近くに存在し、 該第３部分は、第２表面の最も近くに存在し、 該第２部分は、第１部分と２部分との間に存在し、 前記窒素含有比率において、前記第２部分および前記第
    ３部分の各窒素含有比率に比較して、前記第１部分の窒
    素含有比率のほうが、より多く、 前記金属含有比率において、前記第１部分および前記第
    ３部分の各金属含有比率に比較して、前記第２部分の金
    属含有比率のほうが、より多く、 前記半導体含有比率において、前記第１部分および前記
    第３部分の各半導体含有比率に比較して、前記第１部分
    の半導体含有比率のほうが少ない、 ことを特徴とする段階；および前記第１層（２６）をパ
    ターニングし、それによって、ゲート電極を形成する段
    階；から構成されることを特徴とする方法。
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