JPH11145474A - 半導体装置のゲート電極形成方法 - Google Patents
半導体装置のゲート電極形成方法Info
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- JPH11145474A JPH11145474A JP10229166A JP22916698A JPH11145474A JP H11145474 A JPH11145474 A JP H11145474A JP 10229166 A JP10229166 A JP 10229166A JP 22916698 A JP22916698 A JP 22916698A JP H11145474 A JPH11145474 A JP H11145474A
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート金属シリサイド膜の後続高温工程で発
生されるシリコン異相成長を阻止する。 【解決手段】 半導体基板１００上にゲート酸化膜１０
４を形成する段階と、その上にゲート電極用ポリシリコ
ン膜１０６及び金属シリサイド膜１０８を順次的に形成
する段階と、金属シリサイド膜１０８上に薄い金属シリ
コン窒化膜１１０を形成する段階と、薄い金属シリコン
窒化膜１１０上にインーシチュにゲートエッチング用絶
縁膜１１２を形成する段階と、ゲートエッチング用絶縁
膜１１２及び薄い金属シリコン窒化膜１１０、金属シリ
サイド膜１０８、そしてゲート電極用ポリシリコン膜１
０６をエッチングしてゲート電極層１１４を形成する段
階とを含む。
生されるシリコン異相成長を阻止する。 【解決手段】 半導体基板１００上にゲート酸化膜１０
４を形成する段階と、その上にゲート電極用ポリシリコ
ン膜１０６及び金属シリサイド膜１０８を順次的に形成
する段階と、金属シリサイド膜１０８上に薄い金属シリ
コン窒化膜１１０を形成する段階と、薄い金属シリコン
窒化膜１１０上にインーシチュにゲートエッチング用絶
縁膜１１２を形成する段階と、ゲートエッチング用絶縁
膜１１２及び薄い金属シリコン窒化膜１１０、金属シリ
サイド膜１０８、そしてゲート電極用ポリシリコン膜１
０６をエッチングしてゲート電極層１１４を形成する段
階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のゲート
電極形成方法に関するものであり、より具体的にはスパ
ッター（ｓｐｕｔｔｅｒ）方法で形成された金属シリサ
イド膜を持つゲート電極構造で発生されるシリコン異成
長を防止し、ゲート電極下部のゲート酸化膜エッジ（ｅ
ｄｇｅ）部分の特性改善及びこの時発生されるバリアー
金属膜の消耗を最小化する半導体装置のゲート電極形成
方法に関するものである。
電極形成方法に関するものであり、より具体的にはスパ
ッター（ｓｐｕｔｔｅｒ）方法で形成された金属シリサ
イド膜を持つゲート電極構造で発生されるシリコン異成
長を防止し、ゲート電極下部のゲート酸化膜エッジ（ｅ
ｄｇｅ）部分の特性改善及びこの時発生されるバリアー
金属膜の消耗を最小化する半導体装置のゲート電極形成
方法に関するものである。
【０００２】
【従来の技術】半導体素子が高集積化されるにより、配
線の線幅の微細化が要求される。しかし、物質の抵抗は
線幅が狭くなるにより増加するので、チップ（ｃｈｉ
ｐ）の大きさを減少しながら、物質の抵抗を増加させな
いようにする方法が要求される。このために、現在ポリ
シリコン膜とその膜上にＴｉＳｉx膜が形成された構造
のゲート電極を使用している。
線の線幅の微細化が要求される。しかし、物質の抵抗は
線幅が狭くなるにより増加するので、チップ（ｃｈｉ
ｐ）の大きさを減少しながら、物質の抵抗を増加させな
いようにする方法が要求される。このために、現在ポリ
シリコン膜とその膜上にＴｉＳｉx膜が形成された構造
のゲート電極を使用している。
【０００３】図１は従来の一つの実施の形態による半導
体装置のゲート電極形成する時、発生される問題点を説
明するための図面である。
体装置のゲート電極形成する時、発生される問題点を説
明するための図面である。
【０００４】図１を参照すると、従来の一つの実施の形
態による半導体装置のゲート電極形成方法は、まずゲー
ト酸化膜１２が形成された半導体基板１０上にゲート電
極用ポリシリコン膜１４と、バリアー金属膜１６と、そ
して、金属シリサイド膜１８を順次的に形成する。
態による半導体装置のゲート電極形成方法は、まずゲー
ト酸化膜１２が形成された半導体基板１０上にゲート電
極用ポリシリコン膜１４と、バリアー金属膜１６と、そ
して、金属シリサイド膜１８を順次的に形成する。
【０００５】そして、金属シリサイド膜１８上にゲート
エッチング用絶縁膜２０でＬＰＣＶＤ（Ｌｏｗ Ｐｒｅ
ｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）Ｓｉ3Ｎ4膜２０を形成する。
エッチング用絶縁膜２０でＬＰＣＶＤ（Ｌｏｗ Ｐｒｅ
ｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）Ｓｉ3Ｎ4膜２０を形成する。
【０００６】この時、金属シリサイド膜１８として、ス
パッター方法を用いてＴｉＳｉx膜１８を形成する場
合、スパッター直後（ａｓ ｓｐｕｔｔｅｒ）ＴｉＳｉ
x膜１８のＴｉとＳｉの組成比が不均一な領域が発生す
る。
パッター方法を用いてＴｉＳｉx膜１８を形成する場
合、スパッター直後（ａｓ ｓｐｕｔｔｅｒ）ＴｉＳｉ
x膜１８のＴｉとＳｉの組成比が不均一な領域が発生す
る。
【０００７】ＴｉとＳｉの組成比が不均一な領域を持つ
ＴｉＳｉx膜１８上に相遷移温度以上の高温（約７６０
℃）熱処理工程であるＬＰＣＶＤ Ｓｉ3Ｎ4膜２０形成
工程を行うと、ＴｉＳｉx膜１８は最も安定した状態の
組成比を持つ構造を形成するようになる。
ＴｉＳｉx膜１８上に相遷移温度以上の高温（約７６０
℃）熱処理工程であるＬＰＣＶＤ Ｓｉ3Ｎ4膜２０形成
工程を行うと、ＴｉＳｉx膜１８は最も安定した状態の
組成比を持つ構造を形成するようになる。
【０００８】この時、余分のＳｉが一所に集まってＴｉ
Ｓｉx膜１８内部からＳｉ3Ｎ4膜２０を向かって突出さ
れた形態のシリコン異常成長部２２が発生する。
Ｓｉx膜１８内部からＳｉ3Ｎ4膜２０を向かって突出さ
れた形態のシリコン異常成長部２２が発生する。
【０００９】後続工程で、通常のフォトリソグラフィー
（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を通じてゲ
ート電極を形成するにより、シリコン異相成長部２２が
形成された部分はエッチングされずに残るようになり、
ゲート電極間のショート（ｓｈｏｒｔ）を誘発するよう
になる。
（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を通じてゲ
ート電極を形成するにより、シリコン異相成長部２２が
形成された部分はエッチングされずに残るようになり、
ゲート電極間のショート（ｓｈｏｒｔ）を誘発するよう
になる。
【００１０】図２は従来の他の実施の形態による半導体
装置のゲート電極形成する時、発生する問題点を説明す
るための図面である。
装置のゲート電極形成する時、発生する問題点を説明す
るための図面である。
【００１１】図２において、図１に図示された半導体装
置のゲート電極の構成要素と同一な機能を有する構成に
対しては、同一の符号を併記し、その説明は省略する。
置のゲート電極の構成要素と同一な機能を有する構成に
対しては、同一の符号を併記し、その説明は省略する。
【００１２】図２において、従来の一つの実施の形態に
よる半導体装置のゲート電極形成方法は図１と同じよう
なシリコン異相成長２２を防止するために、ゲートエッ
チング用絶縁膜２４で低温（約４００℃）熱処理工程で
あるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
工程を遂行し、Ｓｉ３Ｎ４膜２４を形成する。
よる半導体装置のゲート電極形成方法は図１と同じよう
なシリコン異相成長２２を防止するために、ゲートエッ
チング用絶縁膜２４で低温（約４００℃）熱処理工程で
あるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
工程を遂行し、Ｓｉ３Ｎ４膜２４を形成する。
【００１３】しかし、後続工程において自己整合された
コンタクト（ｓｅｌｆーａｌｉｇｎｅｄ ｃｏｎｔａｃ
ｔ）を形成するために、配線層間絶縁膜とエッチング選
択比が同じようなゲート電極スペーサー２６、すなわ
ち、ＬＰＣＶＤ Ｓｉ3Ｎ4膜２６を形成しなければなら
ない。
コンタクト（ｓｅｌｆーａｌｉｇｎｅｄ ｃｏｎｔａｃ
ｔ）を形成するために、配線層間絶縁膜とエッチング選
択比が同じようなゲート電極スペーサー２６、すなわ
ち、ＬＰＣＶＤ Ｓｉ3Ｎ4膜２６を形成しなければなら
ない。
【００１４】この時、ＬＰＣＶＤ高温熱処理工程により
ゲート電極の金属シリサイド膜１８両側から突出された
形態のシリコン異相成長２８が発生され、ゲート電極間
のショートを誘発する問題点が発生される。
ゲート電極の金属シリサイド膜１８両側から突出された
形態のシリコン異相成長２８が発生され、ゲート電極間
のショートを誘発する問題点が発生される。
【００１５】一方、半導体装置のゲート電極形成方法に
おいて、ゲート電極形成をために使用されるエッチング
工程と後続洗浄により、ゲート電極下部のゲート酸化膜
のエッジ部分がアンダーカット（ｕｎｄｅｒｃｕｔ）さ
れ、ゲート電極特性を熱化させる問題点が発生される。
おいて、ゲート電極形成をために使用されるエッチング
工程と後続洗浄により、ゲート電極下部のゲート酸化膜
のエッジ部分がアンダーカット（ｕｎｄｅｒｃｕｔ）さ
れ、ゲート電極特性を熱化させる問題点が発生される。
【００１６】これを改善するために、従来にはゲート電
極エッチングした後、ゲートポリ酸化工程（Ｇａｔｅ
Ｐｏｌｙ ＯＸｉｄａｔｉｏｎ）を追加してゲート酸化
膜３２のエッジ部分の特性を改善した。
極エッチングした後、ゲートポリ酸化工程（Ｇａｔｅ
Ｐｏｌｙ ＯＸｉｄａｔｉｏｎ）を追加してゲート酸化
膜３２のエッジ部分の特性を改善した。
【００１７】図３は従来の他の実施の形態による半導体
装置のゲート電極形成する時、発生される問題点を説明
するための図面である。
装置のゲート電極形成する時、発生される問題点を説明
するための図面である。
【００１８】図３を参照すると、従来の他の実施の形態
による半導体装置のゲート電極形成方法は、まず、半導
体基板３０上にゲート酸化膜３２及びゲート電極用ポリ
シリコン膜３４，バリアー金属膜３６，そして、金属シ
リサイド膜３８を順次的に形成する。
による半導体装置のゲート電極形成方法は、まず、半導
体基板３０上にゲート酸化膜３２及びゲート電極用ポリ
シリコン膜３４，バリアー金属膜３６，そして、金属シ
リサイド膜３８を順次的に形成する。
【００１９】そして、膜３４，３６，３８をエッチング
してゲート電極層４０を形成する。
してゲート電極層４０を形成する。
【００２０】この時、バリアー金属膜３６と金属シリサ
イド膜３８に各々チタニウム窒化膜（ＴｉＮ）とチタニ
ウムシリサイド膜（ＴｉＳｉ）を使用する場合、ゲート
酸化膜３２のアンダーカットを防止するためにゲートポ
リ酸化工程を遂行すると、ゲート電極層４０のバリアー
金属膜３６の両側に突出された形態の酸化膜４２ｂが形
成される。
イド膜３８に各々チタニウム窒化膜（ＴｉＮ）とチタニ
ウムシリサイド膜（ＴｉＳｉ）を使用する場合、ゲート
酸化膜３２のアンダーカットを防止するためにゲートポ
リ酸化工程を遂行すると、ゲート電極層４０のバリアー
金属膜３６の両側に突出された形態の酸化膜４２ｂが形
成される。
【００２１】このように、バリアー金属膜３６の両側に
形成された酸化膜４２ｂがゲート電極用ポリシリコン膜
３４あるいは金属シリサイド膜３８に形成される酸化膜
４２ａより相対的に厚く形成されるのは、その酸化率が
相対的により高いからである。これにため、金属シリサ
イド膜３８とゲート電極用ポリシリコン膜３４のエッジ
部分４４が弱くなる問題点が発生する。
形成された酸化膜４２ｂがゲート電極用ポリシリコン膜
３４あるいは金属シリサイド膜３８に形成される酸化膜
４２ａより相対的に厚く形成されるのは、その酸化率が
相対的により高いからである。これにため、金属シリサ
イド膜３８とゲート電極用ポリシリコン膜３４のエッジ
部分４４が弱くなる問題点が発生する。
【００２２】
【発明が解決しようとする課題】本発明は上述した諸般
問題点を解決するために提案されたものであり、スパッ
ター方法で金属シリサイド膜を形成した後、後続高温熱
処理工程に対してシリサイド膜のシリコン異相成長を防
止することができる半導体装置のゲート電極形成方法を
提供することをその目的とする。
問題点を解決するために提案されたものであり、スパッ
ター方法で金属シリサイド膜を形成した後、後続高温熱
処理工程に対してシリサイド膜のシリコン異相成長を防
止することができる半導体装置のゲート電極形成方法を
提供することをその目的とする。
【００２３】本発明の他の目的はゲート電極エッチング
及び洗浄工程から発生されるゲート酸化膜のアンダーカ
ットを補償し、この時、ゲート電極のバリアー金属膜の
酸化を防止することができる半導体装置のゲート電極形
成方法を提供することにある。
及び洗浄工程から発生されるゲート酸化膜のアンダーカ
ットを補償し、この時、ゲート電極のバリアー金属膜の
酸化を防止することができる半導体装置のゲート電極形
成方法を提供することにある。
【００２４】
【課題を解決するための手段】上述した目的を達成する
ために提案された本発明によると、半導体装置のゲート
電極形成方法は、半導体基板上にゲート酸化膜を形成す
る段階と、ゲート酸化膜上にゲート電極用ポリシリコン
膜及び金属シリサイド膜を順次的に形成する段階と、金
属シリサイド膜上に薄い金属シリコン窒化膜を形成する
段階と、薄い金属シリコン窒化膜上にインサイチュー
（ｉｎーｓｉｔｕ）にゲートエッチング用絶縁膜を形成
する段階と、ゲートエッチング用絶縁膜及び薄い金属シ
リコン窒化膜、金属シリサイド膜、そして、ゲート電極
用ポリシリコン膜をエッチングしてゲート電極層を形成
する段階を含む。この時、金属シリサイド膜はスパッタ
ー方法に形成され、ゲートエッチング用絶縁膜は所定の
高温で形成される。
ために提案された本発明によると、半導体装置のゲート
電極形成方法は、半導体基板上にゲート酸化膜を形成す
る段階と、ゲート酸化膜上にゲート電極用ポリシリコン
膜及び金属シリサイド膜を順次的に形成する段階と、金
属シリサイド膜上に薄い金属シリコン窒化膜を形成する
段階と、薄い金属シリコン窒化膜上にインサイチュー
（ｉｎーｓｉｔｕ）にゲートエッチング用絶縁膜を形成
する段階と、ゲートエッチング用絶縁膜及び薄い金属シ
リコン窒化膜、金属シリサイド膜、そして、ゲート電極
用ポリシリコン膜をエッチングしてゲート電極層を形成
する段階を含む。この時、金属シリサイド膜はスパッタ
ー方法に形成され、ゲートエッチング用絶縁膜は所定の
高温で形成される。
【００２５】この方法の好ましい実施の形態において、
金属シリサイド膜は、チタニウムシリサイド膜である。
金属シリサイド膜は、チタニウムシリサイド膜である。
【００２６】薄い金属シリコン窒化膜は、金属シリサイ
ド膜が形成された半導体基板をＮ2及びＮＨ3中、いずれ
かの雰囲気でアニリングして形成される。
ド膜が形成された半導体基板をＮ2及びＮＨ3中、いずれ
かの雰囲気でアニリングして形成される。
【００２７】この方法の好ましい実施の形態において、
ゲートエッチング用絶縁膜は、ＬＰＣＶＤ方法で形成さ
れたシリコン窒化膜である。
ゲートエッチング用絶縁膜は、ＬＰＣＶＤ方法で形成さ
れたシリコン窒化膜である。
【００２８】この方法の好ましい実施の形態において、
ゲートエッチング用絶縁膜は、６００〜８００℃まで、
好ましくは７６０℃の高温で形成される。
ゲートエッチング用絶縁膜は、６００〜８００℃まで、
好ましくは７６０℃の高温で形成される。
【００２９】この方法の好ましい実施の形態において、
ゲート電極層を形成する段階は、ゲートエッチング用絶
縁膜上にゲート電極領域を定義してフォトレジスト膜パ
ターンを形成する段階と、フォトレジスト膜パターンを
マスクで使用して薄い金属シリコン窒化膜の一部分が露
出されるようにゲートエッチング用絶縁膜をエッチング
する段階と、フォトレジスト膜パターンを除去する段階
と、ゲートエッチング用絶縁膜をマスクで使用して薄い
金属シリコン窒化膜及びその下部の金属シリサイド膜、
そして、ゲート電極用ポリシリコン膜を除去する段階を
含む。
ゲート電極層を形成する段階は、ゲートエッチング用絶
縁膜上にゲート電極領域を定義してフォトレジスト膜パ
ターンを形成する段階と、フォトレジスト膜パターンを
マスクで使用して薄い金属シリコン窒化膜の一部分が露
出されるようにゲートエッチング用絶縁膜をエッチング
する段階と、フォトレジスト膜パターンを除去する段階
と、ゲートエッチング用絶縁膜をマスクで使用して薄い
金属シリコン窒化膜及びその下部の金属シリサイド膜、
そして、ゲート電極用ポリシリコン膜を除去する段階を
含む。
【００３０】この方法の好ましい実施の形態において、
半導体装置のゲート電極形成方法は、金属シリサイド膜
形成する前にゲート電極用ポリシリコン膜上にバリアー
金属膜を形成する段階をさらにその上に含む。
半導体装置のゲート電極形成方法は、金属シリサイド膜
形成する前にゲート電極用ポリシリコン膜上にバリアー
金属膜を形成する段階をさらにその上に含む。
【００３１】この方法の好ましい実施の形態において、
半導体装置のゲート電極形成方法は、ゲート電極層両側
壁に窒化膜スペーサーを形成する段階をその上含む。
半導体装置のゲート電極形成方法は、ゲート電極層両側
壁に窒化膜スペーサーを形成する段階をその上含む。
【００３２】上述した目的を達成するための本発明によ
ると、半導体装置のゲート電極形成方法は、半導体基板
上にゲート酸化膜を形成する段階と、ゲート酸化膜上に
ゲート電極用ポリシリコン膜及び金属シリサイド膜を順
次的に形成する段階と、金属シリサイド膜上にゲートエ
ッチング用絶縁膜を形成する段階と、ゲートエッチング
用絶縁膜及び金属シリサイド膜、そして、ゲート電極用
ポリシリコン膜をエッチングしてゲート電極層を形成す
る段階と、ゲート電極層の金属シリサイド膜の両側壁に
金属シリコン窒化膜を形成する段階と、金属シリコン窒
化膜を含んで、ゲート電極層の両側壁にインシチュ（ｉ
ｎーｓｉｔｕ）に絶縁膜スペーサーを形成する段階を含
む。この時、金属シリサイド膜はスパッター方法で形成
され、ゲートエッチング用絶縁膜は所定の低温で形成さ
れ、絶縁膜スペーサーは所定の高温で形成される。
ると、半導体装置のゲート電極形成方法は、半導体基板
上にゲート酸化膜を形成する段階と、ゲート酸化膜上に
ゲート電極用ポリシリコン膜及び金属シリサイド膜を順
次的に形成する段階と、金属シリサイド膜上にゲートエ
ッチング用絶縁膜を形成する段階と、ゲートエッチング
用絶縁膜及び金属シリサイド膜、そして、ゲート電極用
ポリシリコン膜をエッチングしてゲート電極層を形成す
る段階と、ゲート電極層の金属シリサイド膜の両側壁に
金属シリコン窒化膜を形成する段階と、金属シリコン窒
化膜を含んで、ゲート電極層の両側壁にインシチュ（ｉ
ｎーｓｉｔｕ）に絶縁膜スペーサーを形成する段階を含
む。この時、金属シリサイド膜はスパッター方法で形成
され、ゲートエッチング用絶縁膜は所定の低温で形成さ
れ、絶縁膜スペーサーは所定の高温で形成される。
【００３３】この方法の好ましい実施の形態において、
金属シリサイド膜は、チタニウムシリサイド膜である。
金属シリサイド膜は、チタニウムシリサイド膜である。
【００３４】この方法の好ましい実施の形態において、
ゲートエッチング用絶縁膜は、ＰＥＣＶＤ方法で形成さ
れるシリコン窒化膜である。
ゲートエッチング用絶縁膜は、ＰＥＣＶＤ方法で形成さ
れるシリコン窒化膜である。
【００３５】この方法の好ましい実施の形態において、
ゲートエッチング用絶縁膜は、３５０〜４５０℃、好ま
しくは約４００℃の低温で形成される。
ゲートエッチング用絶縁膜は、３５０〜４５０℃、好ま
しくは約４００℃の低温で形成される。
【００３６】この方法の好ましい実施の形態において、
ゲート電極層を形成する段階は、ゲートエッチング用絶
縁膜上にゲート電極領域を定義してフォトレジスト膜パ
ターンを形成する段階と、フォトレジスト膜パターンを
マスクで使用して金属シリサイド膜の一部分が露出され
るようにゲートエッチング用絶縁膜をエッチングする段
階と、フォトレジスト膜パターンを除去する段階と、ゲ
ートエッチング用絶縁膜をマスクで使用して金属シリサ
イド膜及びその下部のゲート電極用ポリシリコン膜を除
去する段階とを含む。
ゲート電極層を形成する段階は、ゲートエッチング用絶
縁膜上にゲート電極領域を定義してフォトレジスト膜パ
ターンを形成する段階と、フォトレジスト膜パターンを
マスクで使用して金属シリサイド膜の一部分が露出され
るようにゲートエッチング用絶縁膜をエッチングする段
階と、フォトレジスト膜パターンを除去する段階と、ゲ
ートエッチング用絶縁膜をマスクで使用して金属シリサ
イド膜及びその下部のゲート電極用ポリシリコン膜を除
去する段階とを含む。
【００３７】この方法の好ましい実施の形態において、
金属シリコン窒化膜は、ゲート電極層が形成された半導
体基板をＮ2及びＮＨ3中、いずれかの雰囲気でアニーリ
ングして形成される。
金属シリコン窒化膜は、ゲート電極層が形成された半導
体基板をＮ2及びＮＨ3中、いずれかの雰囲気でアニーリ
ングして形成される。
【００３８】この方法の好ましい実施の形態において、
絶縁膜スペーサーは、ＬＰＣＶＤ方法で形成されるシリ
コン窒化膜である。
絶縁膜スペーサーは、ＬＰＣＶＤ方法で形成されるシリ
コン窒化膜である。
【００３９】この方法の好ましい実施の形態において、
半導体装置のゲート電極形成方法は、金属シリサイド膜
形成前にゲート電極用ポリシリコン膜上にバリアー金属
膜を形成する段階を含む。
半導体装置のゲート電極形成方法は、金属シリサイド膜
形成前にゲート電極用ポリシリコン膜上にバリアー金属
膜を形成する段階を含む。
【００４０】上述した目的を達成するため、本発明の半
導体装置のゲート電極形成方法は、半導体基板上にゲー
ト酸化膜を形成する段階と、ゲート酸化膜上に金属バリ
アー膜を含む多層導電膜を形成する段階と、多層導電膜
をエッチングしてゲート電極層を形成する段階と、ゲー
ト電極層の両側面を含んで半導体基板に薄い窒化膜を形
成する段階とを含む。
導体装置のゲート電極形成方法は、半導体基板上にゲー
ト酸化膜を形成する段階と、ゲート酸化膜上に金属バリ
アー膜を含む多層導電膜を形成する段階と、多層導電膜
をエッチングしてゲート電極層を形成する段階と、ゲー
ト電極層の両側面を含んで半導体基板に薄い窒化膜を形
成する段階とを含む。
【００４１】この方法の好ましい実施の形態において、
金属バリアー膜は、チタニウム窒化膜である。
金属バリアー膜は、チタニウム窒化膜である。
【００４２】この方法の好ましい実施の形態において、
多層導電膜は、ポリシリコン膜及び金属シリサイド膜を
含む。
多層導電膜は、ポリシリコン膜及び金属シリサイド膜を
含む。
【００４３】この方法の好ましい実施の形態において、
金属シリサイド膜は、チタニウムシリサイド膜である。
金属シリサイド膜は、チタニウムシリサイド膜である。
【００４４】この方法の好ましい実施の形態において、
薄い窒化膜は、ＮＨ3プラズマガスを使用して急速高温
熱処理方法で形成する。
薄い窒化膜は、ＮＨ3プラズマガスを使用して急速高温
熱処理方法で形成する。
【００４５】この方法の好ましい実施の形態において、
薄い窒化膜は、低圧チューブ（すなわち、大気圧以下の
圧力のＬＰＣＶＤチューブ）でＮＨ3とＳｉＨ4の混合ガ
スを使用して形成する。
薄い窒化膜は、低圧チューブ（すなわち、大気圧以下の
圧力のＬＰＣＶＤチューブ）でＮＨ3とＳｉＨ4の混合ガ
スを使用して形成する。
【００４６】薄い窒化膜は、低圧チューブでＮＨ3ガス
を使用して形成した後、ＮＨ3及びＳｉＨ4の混合ガスを
使用して形成する。
を使用して形成した後、ＮＨ3及びＳｉＨ4の混合ガスを
使用して形成する。
【００４７】本発明による半導体装置のゲート電極形成
方法は、スパッター方法で形成されたシリサイド膜が後
続高温工程に対してシリコン異相成長を発生させること
を防止し、ゲート酸化膜の消耗によるポリリーク現象を
抑制すると同時にバリアー金属膜の消耗を最小化する。
方法は、スパッター方法で形成されたシリサイド膜が後
続高温工程に対してシリコン異相成長を発生させること
を防止し、ゲート酸化膜の消耗によるポリリーク現象を
抑制すると同時にバリアー金属膜の消耗を最小化する。
【００４８】以下、図４ないし図６を参照して本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００４９】
【発明の実施の形態】図４ないし図７は本発明の一つの
実施の形態による半導体装置のゲート電極形成方法を順
次的に示す断面図である。
実施の形態による半導体装置のゲート電極形成方法を順
次的に示す断面図である。
【００５０】図４を参照すると、本発明の一つの実施の
形態による半導体装置のゲート電極形成方法は、まず、
半導体基板１００上に活性領域ａと非活性領域ｂを定義
してフィルド酸化膜１０２を形成する。
形態による半導体装置のゲート電極形成方法は、まず、
半導体基板１００上に活性領域ａと非活性領域ｂを定義
してフィルド酸化膜１０２を形成する。
【００５１】そして、半導体基板１００上に約７０オン
グストローム厚さのゲート酸化膜１０４を形成する。
グストローム厚さのゲート酸化膜１０４を形成する。
【００５２】ゲート酸化膜１０４上にゲート電極用ポリ
シリコン膜１０６及び金属シリサイド膜１０８を順次的
に形成した後、金属シリサイド膜１０８上に薄い金属シ
リコン窒化膜１１０を形成する。
シリコン膜１０６及び金属シリサイド膜１０８を順次的
に形成した後、金属シリサイド膜１０８上に薄い金属シ
リコン窒化膜１１０を形成する。
【００５３】この時、金属シリサイド膜１０８形成前に
バリアー金属膜（図面に未図示）を、さらに形成するこ
とができる。
バリアー金属膜（図面に未図示）を、さらに形成するこ
とができる。
【００５４】金属シリサイド膜１０８は例えば、チタニ
ウムシリサイド膜ＴｉＳｉxとして、ＰＶＤ（Ｐｈｙｓ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の一種
であるスパッター方法で形成する。
ウムシリサイド膜ＴｉＳｉxとして、ＰＶＤ（Ｐｈｙｓ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の一種
であるスパッター方法で形成する。
【００５５】薄い金属シリコン窒化膜１１０は、金属シ
リサイド膜１０８が形成された半導体基板１００をＮ２
あるいはＮＨ３雰囲気でアニリング（ａｎｎｅａｌｉｎ
ｇ）することにより、金属シリサイド膜１０８上に数オ
ングストローム厚さで形成される。
リサイド膜１０８が形成された半導体基板１００をＮ２
あるいはＮＨ３雰囲気でアニリング（ａｎｎｅａｌｉｎ
ｇ）することにより、金属シリサイド膜１０８上に数オ
ングストローム厚さで形成される。
【００５６】次に、薄い金属シリコン窒化膜１１０上に
インサイチュー（ｉｎ−ｓｉｔｕ）でゲートエッチング
用絶縁膜１１２を形成する。
インサイチュー（ｉｎ−ｓｉｔｕ）でゲートエッチング
用絶縁膜１１２を形成する。
【００５７】ゲートエッチング用絶縁膜１１２は、ＮＨ
3とＳｉＣｌ2との雰囲気でＬＰＣＶＤ方法で形成された
シリコン窒化膜１１２として、ＬＰＣＶＤは約７６０℃
の高温で遂行される。
3とＳｉＣｌ2との雰囲気でＬＰＣＶＤ方法で形成された
シリコン窒化膜１１２として、ＬＰＣＶＤは約７６０℃
の高温で遂行される。
【００５８】薄い金属シリコン窒化膜１１０がゲートエ
ッチング用絶縁膜１１２形成する時、金属シリサイド膜
１０８から発生するシリコン異相成長を阻止するように
なる。
ッチング用絶縁膜１１２形成する時、金属シリサイド膜
１０８から発生するシリコン異相成長を阻止するように
なる。
【００５９】図５において、ゲートエッチング用絶縁膜
１１２上にゲート電極領域を定義してフォトレジスト膜
パターン（未図示）を形成する。
１１２上にゲート電極領域を定義してフォトレジスト膜
パターン（未図示）を形成する。
【００６０】フォトレジスト膜パターン（未図示）をマ
スクに使用して薄い金属シリコン窒化膜１１０の一部分
が露出されるようにゲートエッチング用絶縁膜１１２を
エッチングする。
スクに使用して薄い金属シリコン窒化膜１１０の一部分
が露出されるようにゲートエッチング用絶縁膜１１２を
エッチングする。
【００６１】そして、フォトレジスト膜パターン（図面
に未図示）を除去した後、ゲートエッチング用絶縁膜１
１２をマスクで使用して薄い金属シリコン窒化膜１１０
及びその下部の金属シリサイド膜１０８、そして、ゲー
ト電極用ポリシリコン膜１０６を除去してゲート電極層
１１４を形成する。
に未図示）を除去した後、ゲートエッチング用絶縁膜１
１２をマスクで使用して薄い金属シリコン窒化膜１１０
及びその下部の金属シリサイド膜１０８、そして、ゲー
ト電極用ポリシリコン膜１０６を除去してゲート電極層
１１４を形成する。
【００６２】次に、図６を参照すると、ゲート電極層１
１４を含んで、ゲート酸化膜１０４上にＬＰＣＶＤ方法
にシリコン窒化膜１１６を形成する。
１４を含んで、ゲート酸化膜１０４上にＬＰＣＶＤ方法
にシリコン窒化膜１１６を形成する。
【００６３】この時、金属シリサイド膜１０８はゲート
エッチング用絶縁膜１１２形成する時、さらに高温熱処
理過程を経た後であるから、シリコン異相成長は発生し
ない。
エッチング用絶縁膜１１２形成する時、さらに高温熱処
理過程を経た後であるから、シリコン異相成長は発生し
ない。
【００６４】最後、シリコン窒化膜１１６をエッチバッ
ク（ｅｔｃｈ ｂａｃｋ）してゲート電極層１２２の両
側壁に窒化膜スペーサー１１６ａを形成すると、図７に
図示されたように、半導体装置のゲート電極が形成され
る。
ク（ｅｔｃｈ ｂａｃｋ）してゲート電極層１２２の両
側壁に窒化膜スペーサー１１６ａを形成すると、図７に
図示されたように、半導体装置のゲート電極が形成され
る。
【００６５】図８ないし図１１は本発明の第２の実施の
形態による半導体装置のゲート電極形成方法を順次的に
示す断面図である。
形態による半導体装置のゲート電極形成方法を順次的に
示す断面図である。
【００６６】図８ないし図１１において、図４ないし図
５に図示された半導体装置のゲート電極の構成要素と同
一な機能を持つ構成要素に対しては同一の符号を併記す
る。
５に図示された半導体装置のゲート電極の構成要素と同
一な機能を持つ構成要素に対しては同一の符号を併記す
る。
【００６７】図８を参照すると、本発明の一実施の形態
による半導体装置のゲート電極形成方法は、まず、半導
体基板１００上に活性領域ａと非活性領域ｂを定義して
フィルド酸化膜１０２を形成する。
による半導体装置のゲート電極形成方法は、まず、半導
体基板１００上に活性領域ａと非活性領域ｂを定義して
フィルド酸化膜１０２を形成する。
【００６８】そして、半導体基板１００上にゲート酸化
膜１０４を形成する。
膜１０４を形成する。
【００６９】ゲート酸化膜１０４上にゲート電極用ポリ
シリコン膜１０６及び金属シリサイド膜１０８、そし
て、ゲートエッチング用絶縁膜１２０を順次的に形成す
る。
シリコン膜１０６及び金属シリサイド膜１０８、そし
て、ゲートエッチング用絶縁膜１２０を順次的に形成す
る。
【００７０】この時、金属シリサイド膜１０８形成前に
バリアー金属膜（図面に未図示）をその上形成すること
ができる。
バリアー金属膜（図面に未図示）をその上形成すること
ができる。
【００７１】ゲートエッチング用絶縁膜１２０は、ＮＨ
3とＳｉＣｌ2との雰囲気でＰＥＣＶＤ方法を使用して形
成されたシリコン窒化膜１２０として、ＰＥＣＶＤは約
４００℃の低温で行われる。
3とＳｉＣｌ2との雰囲気でＰＥＣＶＤ方法を使用して形
成されたシリコン窒化膜１２０として、ＰＥＣＶＤは約
４００℃の低温で行われる。
【００７２】第１の実施の形態と同じ方法で、ゲートエ
ッチング用絶縁膜１２０及び金属シリサイド膜１０８，
そして、ゲート電極用ポリシリコン膜１０６をエッチン
グして図９に図示されたように、ゲート電極層１２２を
形成する。
ッチング用絶縁膜１２０及び金属シリサイド膜１０８，
そして、ゲート電極用ポリシリコン膜１０６をエッチン
グして図９に図示されたように、ゲート電極層１２２を
形成する。
【００７３】図１０において、半導体基板１００をＮ2
雰囲気あるいはＮＨ3雰囲気でアニリングしてゲート電
極層１２２の金属シリサイド膜１０８の両側壁に数オン
グストローム厚さの薄い金属シリコン窒化膜１２４を形
成する。
雰囲気あるいはＮＨ3雰囲気でアニリングしてゲート電
極層１２２の金属シリサイド膜１０８の両側壁に数オン
グストローム厚さの薄い金属シリコン窒化膜１２４を形
成する。
【００７４】この時、ゲート電極用ポリシリコン膜１０
６の両側壁には薄いシリコン窒化膜１２５が形成され
る。
６の両側壁には薄いシリコン窒化膜１２５が形成され
る。
【００７５】そして、インサイチュ（ｉｎ−ｓｉｔｕ）
に薄い金属シリコン窒化膜１２４及び薄いシリコン窒化
膜１２５を含んでゲート酸化膜１０４上にシリコン窒化
膜１２６を形成する。
に薄い金属シリコン窒化膜１２４及び薄いシリコン窒化
膜１２５を含んでゲート酸化膜１０４上にシリコン窒化
膜１２６を形成する。
【００７６】シリコン窒化膜１２６は、後続工程で形成
される配線層間絶縁膜とエッチング選択比が同じ膜を形
成しなければならなので、ＬＰＣＶＤ方法で形成する。
される配線層間絶縁膜とエッチング選択比が同じ膜を形
成しなければならなので、ＬＰＣＶＤ方法で形成する。
【００７７】この時、薄い金属シリコン窒化膜１２４が
ゲート電極層１２２の金属シリサイド膜１０８の側面シ
リコン異相成長を阻止するようになる。
ゲート電極層１２２の金属シリサイド膜１０８の側面シ
リコン異相成長を阻止するようになる。
【００７８】最後に、シリコン窒化膜１２６をエッチバ
ックしてゲート電極層１２２の両側面に窒化膜スペーサ
ー１２６ａを形成しながら、図１１に図示されたよう
に、半導体装置のゲート電極が形成される。
ックしてゲート電極層１２２の両側面に窒化膜スペーサ
ー１２６ａを形成しながら、図１１に図示されたよう
に、半導体装置のゲート電極が形成される。
【００７９】図１２ないし図１４は本発明の第３の実施
の形態による半導体装置のゲート電極形成方法を順次的
に示す断面図である。
の形態による半導体装置のゲート電極形成方法を順次的
に示す断面図である。
【００８０】図１２を参照すると、本発明の第３の実施
の形態による半導体装置のゲート電極形成方法は、ま
ず、半導体基板２００上に約７０オングストローム厚さ
のゲート酸化膜２０２を形成する。
の形態による半導体装置のゲート電極形成方法は、ま
ず、半導体基板２００上に約７０オングストローム厚さ
のゲート酸化膜２０２を形成する。
【００８１】そして、ゲート酸化膜２０２上に順次的に
形成されたゲート電極用ポリシリコン膜２０４及びバリ
アー金属膜２０６，そして、金属シリサイド膜２０８を
エッチングしてゲート電極層２１０を形成する。
形成されたゲート電極用ポリシリコン膜２０４及びバリ
アー金属膜２０６，そして、金属シリサイド膜２０８を
エッチングしてゲート電極層２１０を形成する。
【００８２】ゲート電極用ポリシリコン膜２０４は約１
０００オングストローム厚さで形成され、バリアー金属
膜２０６はＴｉＮとして約５０オングストローム厚さで
形成される。又、金属シリサイド膜２０８はチタニウム
シリサイド膜２０８として約１０００オングストローム
厚さで形成される。
０００オングストローム厚さで形成され、バリアー金属
膜２０６はＴｉＮとして約５０オングストローム厚さで
形成される。又、金属シリサイド膜２０８はチタニウム
シリサイド膜２０８として約１０００オングストローム
厚さで形成される。
【００８３】この時、ゲート電極層２１０形成及び以後
洗浄工程により、ゲート電極層２１０下部エッジ部分の
ゲート酸化膜２０２が消耗され、ゲート電極層２１０の
下部エッジ部分２０３と半導体基板２００が弱くなる。
洗浄工程により、ゲート電極層２１０下部エッジ部分の
ゲート酸化膜２０２が消耗され、ゲート電極層２１０の
下部エッジ部分２０３と半導体基板２００が弱くなる。
【００８４】図１３において、ゲート電極層２１０の下
部エッジ部分と半導体基板２００が弱くなって、発生さ
れるポリリーク（ｐｏｌｙｌｅａｋ）現象を防止し、バ
リアー金属膜２０６の消耗を最小化するためにゲート電
極層２１０表面を囲まれるように薄い窒化膜２１２を形
成する。
部エッジ部分と半導体基板２００が弱くなって、発生さ
れるポリリーク（ｐｏｌｙｌｅａｋ）現象を防止し、バ
リアー金属膜２０６の消耗を最小化するためにゲート電
極層２１０表面を囲まれるように薄い窒化膜２１２を形
成する。
【００８５】薄い窒化膜２１２は、８５０℃〜９５０℃
範囲内の高温で約９０秒程度ＲＴＮ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）工程を遂行する
により、形成される。
範囲内の高温で約９０秒程度ＲＴＮ（Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）工程を遂行する
により、形成される。
【００８６】この時、ＲＴＮ工程は、ＮＨ3プラズマー
あるいはＬＰチューブ（ｔｕｂｅ）内でＮＨ3とＳｉＨ4
の混合ガースあるいは初期ステップでＮＨ3フローを進
行し、次のステップでＮＨ3とＳｉＮ4の混合ガースを利
用して遂行される。
あるいはＬＰチューブ（ｔｕｂｅ）内でＮＨ3とＳｉＨ4
の混合ガースあるいは初期ステップでＮＨ3フローを進
行し、次のステップでＮＨ3とＳｉＮ4の混合ガースを利
用して遂行される。
【００８７】最後、薄い窒化膜が形成されたゲート電極
層２１０の両側壁に絶縁膜スペーサー２１４を形成する
と、図１４に図示されたように、半導体装置のゲート電
極が形成される。
層２１０の両側壁に絶縁膜スペーサー２１４を形成する
と、図１４に図示されたように、半導体装置のゲート電
極が形成される。
【００８８】上述したような半導体装置のゲート電極形
成方法により、ゲート電極形成する時、発生されるシリ
コン異相成長を阻止し、ポリリーク現象を防止し、バリ
アー金属膜の消耗を最小化するにより、安定されたゲー
ト特性を持つトランジスターを形成することができる。
成方法により、ゲート電極形成する時、発生されるシリ
コン異相成長を阻止し、ポリリーク現象を防止し、バリ
アー金属膜の消耗を最小化するにより、安定されたゲー
ト特性を持つトランジスターを形成することができる。
【００８９】
【発明の効果】本発明は半導体装置のゲート電極形成す
る時、スパッター方法で金属シリサイド膜を形成する場
合、後続高温工程で発生されるシリコン異相成長を阻止
することができるし、ゲート電極形成のためのエッチン
グ工程によるゲート特性低下を最小化させることができ
る効果がある。
る時、スパッター方法で金属シリサイド膜を形成する場
合、後続高温工程で発生されるシリコン異相成長を阻止
することができるし、ゲート電極形成のためのエッチン
グ工程によるゲート特性低下を最小化させることができ
る効果がある。
【図１】 従来の一つの実施の形態による半導体装置の
ゲート電極形成する時、発生される問題点を説明するた
めの断面図である。
ゲート電極形成する時、発生される問題点を説明するた
めの断面図である。
【図２】 従来の他の実施の形態による半導体装置のゲ
ート電極形成する時、発生される問題点を説明するため
の断面図である。
ート電極形成する時、発生される問題点を説明するため
の断面図である。
【図３】 従来の他の実施の形態による半導体装置のゲ
ート電極形成する時、発生される問題点を説明するため
の断面図である。
ート電極形成する時、発生される問題点を説明するため
の断面図である。
【図４】 本発明の一実施の形態による半導体装置のゲ
ート電極形成方法を示す断面図である。
ート電極形成方法を示す断面図である。
【図５】 本発明の一実施の形態による半導体装置のゲ
ート電極形成方法を示す断面図である。
ート電極形成方法を示す断面図である。
【図６】 本発明の一実施の形態による半導体装置のゲ
ート電極形成方法を示す断面図である。
ート電極形成方法を示す断面図である。
【図７】 本発明の一実施の形態による半導体装置のゲ
ート電極形成方法を示す断面図である。
ート電極形成方法を示す断面図である。
【図８】 本発明の第２の実施の形態による半導体装置
のゲート電極形成方法を示す断面図である。
のゲート電極形成方法を示す断面図である。
【図９】 本発明の第２の実施の形態による半導体装置
のゲート電極形成方法を示す断面図である。
のゲート電極形成方法を示す断面図である。
【図１０】 本発明の第２の実施の形態による半導体装
置のゲート電極形成方法を示す断面図である。
置のゲート電極形成方法を示す断面図である。
【図１１】 本発明の第２の実施の形態による半導体装
置のゲート電極形成方法を示す断面図である。
置のゲート電極形成方法を示す断面図である。
【図１２】 本発明の第３の実施の形態による半導体装
置のゲート電極形成方法を示す断面図である。
置のゲート電極形成方法を示す断面図である。
【図１３】 本発明の第３の実施の形態による半導体装
置のゲート電極形成方法を示す断面図である。
置のゲート電極形成方法を示す断面図である。
【図１４】 本発明の第３の実施の形態による半導体装
置のゲート電極形成方法を示す断面図である。
置のゲート電極形成方法を示す断面図である。
２２，２８：シリコン異相成長 １６，３６，２０６：バリアー金属膜 １００，２００：半導体基板 １０４，２０２：ゲート酸化膜 １０６，２０４：ポリシリコン膜 １０８，２０８：金属シリサイド膜 １１２，１２０：ゲートエッチング用絶縁膜 １１４，１２２：ゲート電極層 １１０，１２４，２１２：薄いシリコン窒化膜 １０２：フィルド酸化膜 １１６，１２６：シリコン窒化膜 １１６ａ，１２６ａ、２１４：絶縁膜スペーサー
Claims (23)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
段階と、 前記ゲート酸化膜上にゲート電極用ポリシリコン膜及び
金属シリサイド膜を順次的に形成する段階と、 前記金属シリサイド膜上に薄い金属シリコン窒化膜を形
成する段階と、 前記薄い金属シリコン窒化膜上にインーシチュ（ｉｎ−
ｓｉｔｕ）にゲートエッチング用絶縁膜を形成する段階
と、 前記ゲートエッチング用絶縁膜及び薄い金属シリコン窒
化膜、金属シリサイド膜、そして、ゲート電極用ポリシ
リコン膜をエッチングしてゲート電極層を形成する段階
を含み、 前記金属シリサイド膜はスパッター方法に形成され、 前記ゲートエッチング用絶縁膜は所定の高温で形成され
る半導体装置のゲート形成方法。 - 【請求項２】 前記金属シリサイド膜は、チタニウムシ
リサイド膜である請求項１に記載の半導体装置のゲート
電極形成方法。 - 【請求項３】 前記薄い金属シリコン窒化膜は、前記金
属シリサイド膜が形成された半導体基板をＮ2及びＮＨ3
中、いずれかの雰囲気でアニーリングして形成される請
求項１に記載の半導体装置のゲート電極形成方法。 - 【請求項４】 前記ゲートエッチング用絶縁膜は、ＬＰ
ＣＶＤ方法で形成されるシリコン窒化膜である請求項１
に記載の半導体装置のゲート電極形成方法。 - 【請求項５】 前記ゲートエッチング用絶縁膜は、６０
０〜８００℃の高温で形成される請求項１に記載の半導
体装置のゲート電極形成方法。 - 【請求項６】 前記ゲート電極層を形成する段階は、前
記ゲートエッチング用絶縁膜上にゲート電極領域を定義
してフォトレジスト膜パターンを形成する段階と、 前記フォトレジスト膜パターンをマスクで使用して前記
薄い金属シリコン窒化膜の一部分が露出されるように前
記ゲートエッチング用絶縁膜をエッチングする段階と、 前記フォトレジスト膜パターンを除去する段階と、 前記露出された部分の薄い金属シリコン窒化膜及びその
下部の金属シリサイド膜、そして、ゲート電極用ポリシ
リコン膜を除去する段階を含む請求項１に記載の半導体
装置のゲート電極形成方法。 - 【請求項７】 前記半導体装置のゲート電極形成方法
は、前記金属シリサイド膜形成する前、前記ゲート電極
用ポリシリコン膜上にバリアー金属膜を形成する段階を
その上含む請求項１に記載の半導体装置のゲート電極形
成方法。 - 【請求項８】 前記半導体装置のゲート電極形成方法
は、前記ゲート電極層両側壁に窒化膜スペーサーを形成
する段階をその上含む請求項１に記載の半導体装置のゲ
ート電極形成方法。 - 【請求項９】 半導体装置のゲート電極形成する段階
と、 前記ゲート酸化膜上にゲート電極用ポリシリコン膜及び
金属シリサイド膜を順次的に形成する段階と、 前記金属シリサイド膜上にゲートエッチング用絶縁膜を
形成する段階と、 前記ゲートエッチング用絶縁膜及び金属シリサイド膜、
そして、ゲート電極用ポリシリコン膜をエッチングして
ゲート電極層を形成する段階と、 前記ゲート電極層の金属シリサイド膜の両側壁に金属シ
リコン窒化膜を形成する段階と、 前記薄い金属シリコン窒化膜を含んで、前記ゲート電極
層の両側壁にインシチュ（ｉｎーｓｉｔｕ）に絶縁膜ス
ペーサーを形成する段階を含み、 前記金属シリサイド膜はスパッター方法で形成され、 前記ゲートエッチング用絶縁膜は５００℃以下の低温で
形成され、 前記絶縁膜スペーサーは前記低温より高い高温で形成さ
れる半導体装置のゲート電極形成方法。 - 【請求項１０】 前記金属シリサイド膜は、チタニウム
シリサイド膜である請求項９に記載の半導体装置のゲー
ト電極形成方法。 - 【請求項１１】 前記ゲートエッチング用絶縁膜は、Ｐ
ＥＣＶＤ方法で形成されるシリコン窒化膜である請求項
９に記載の半導体装置のゲート電極形成方法。 - 【請求項１２】 前記ゲートエッチング用絶縁膜は、３
００〜５００℃の低温で形成される請求項９に記載の半
導体装置のゲート電極形成方法。 - 【請求項１３】 前記ゲート電極層を形成する段階は、
前記ゲートエッチング用絶縁膜上にゲート電極領域を定
義してフォトレジスト膜パターンを形成する段階と、 前記フォトレジスト膜パターンをマスクで使用して前記
金属シリサイド膜の一部分が露出されるように前記ゲー
トエッチング用絶縁膜をエッチングする段階と、 前記フォトレジスト膜パターンを除去する段階と、 前記露出された部分の金属シリサイド膜及びその下部の
ゲート電極用ポリシリコン膜を除去する段階を含む請求
項９に記載の半導体装置のゲート電極形成方法。 - 【請求項１４】 前記薄い金属シリコン窒化膜は、ゲー
ト電極層が形成された半導体基板をＮ2及びＮＨ3中、い
ずれかの雰囲気でアニーリングして形成される請求項９
に記載の半導体装置のゲート電極形成方法。 - 【請求項１５】 前記絶縁膜スペーサーは、ＬＰＣＶＤ
方法で形成されるシリコン窒化膜である請求項９に記載
の半導体装置のゲート電極形成方法。 - 【請求項１６】 前記半導体装置のゲート電極形成方法
は、前記金属シリサイド膜形成前に前記ゲート電極用ポ
リシリコン膜上にバリアー金属膜を形成する段階を含む
請求項９に記載の半導体装置のゲート電極形成方法。 - 【請求項１７】 半導体基板上にゲート酸化膜を形成す
る段階と、 前記ゲート酸化膜上に金属バリアー膜を含
む多層導電膜を形成する段階と、 前記多層導電膜をエッチングしてゲート電極層を形成す
る段階と、 前記ゲート電極層の両側面を含んで前記ゲート酸化膜上
に薄い窒化膜を形成する段階を含む半導体装置のゲート
電極形成方法。 - 【請求項１８】 前記金属バリアー膜は、チタニウム窒
化膜である請求項１７に記載の半導体装置のゲート電極
形成方法。 - 【請求項１９】 前記多層導電膜は、ポリシリコン膜及
び金属シリサイド膜を含む請求項１７に記載の半導体装
置のゲート電極形成方法。 - 【請求項２０】 前記金属シリサイド膜は、チタニウム
シリサイド膜である請求項１７に記載の半導体装置のゲ
ート電極形成方法。 - 【請求項２１】 前記薄い窒化膜は、ＮＨ3プラズマー
ガースを使用して急速高温熱処理方法で形成する請求項
１７に記載の半導体装置のゲート電極形成方法。 - 【請求項２２】 前記薄い窒化膜は、ＮＨ3とＳｉＨ4の
混合ガースを使用して形成する請求項１７に記載の半導
体装置のゲート電極形成方法。 - 【請求項２３】 前記薄い窒化膜は、ＮＨ3ガスを使用
して形成した後、ＮＨ3及びＳｉＨ4の混合ガースを使用
して形成する請求項１７に記載の半導体装置のゲート電
極形成方法。
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-
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- 1997-08-16 KR KR1019970039091A patent/KR100240880B1/ko not_active IP Right Cessation
-
1998
- 1998-08-13 JP JP22916698A patent/JP4145998B2/ja not_active Expired - Fee Related
- 1998-08-14 US US09/134,848 patent/US6187676B1/en not_active Expired - Lifetime
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