JPH1140515A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1140515A JPH1140515A JP19577497A JP19577497A JPH1140515A JP H1140515 A JPH1140515 A JP H1140515A JP 19577497 A JP19577497 A JP 19577497A JP 19577497 A JP19577497 A JP 19577497A JP H1140515 A JPH1140515 A JP H1140515A
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Abstract
(57)【要約】
【課題】金属シリサイド膜を含んでなる配線，電極にお
いて、微細化に優れ、耐熱性と耐酸化性とを兼ね備えた
配線，電極構造とその製造方法とを提供する。 【解決手段】Ｎ+ 型多結晶シリコン膜１０４を形成し、
スパッタによりチタンシリサイド膜１０５を形成し、窒
素ガスを含んだプラズマ化されたガスによるスパッタに
より（複合窒化物膜である）Ｔｉ−Ｓｉ−Ｎ膜１０７を
形成する。８５０℃程度での熱処理を施してチタンシリ
サイド膜１０５をＣ５４結晶構造のチタンシリサイド膜
１０６に相転移させる。その後、配線１０９形成のため
のパターニングを行なう。
いて、微細化に優れ、耐熱性と耐酸化性とを兼ね備えた
配線，電極構造とその製造方法とを提供する。 【解決手段】Ｎ+ 型多結晶シリコン膜１０４を形成し、
スパッタによりチタンシリサイド膜１０５を形成し、窒
素ガスを含んだプラズマ化されたガスによるスパッタに
より（複合窒化物膜である）Ｔｉ−Ｓｉ−Ｎ膜１０７を
形成する。８５０℃程度での熱処理を施してチタンシリ
サイド膜１０５をＣ５４結晶構造のチタンシリサイド膜
１０６に相転移させる。その後、配線１０９形成のため
のパターニングを行なう。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にチタンシリサイド膜ないしはチ
タンポリサイド膜からなる配線，電極を有した半導体装
置およびその製造方法に関する。
の製造方法に関し、特にチタンシリサイド膜ないしはチ
タンポリサイド膜からなる配線，電極を有した半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化に対応して半導体装
置を構成する配線，電極の低抵抗化が要求されており、
これら配線，電極が金属シリサイド膜ないしは金属ポリ
サイト膜により形成されつつある。
置を構成する配線，電極の低抵抗化が要求されており、
これら配線，電極が金属シリサイド膜ないしは金属ポリ
サイト膜により形成されつつある。
【０００３】半導体装置の製造工程の断面模式図である
図７を参照して、チタンポリサイド膜からなるゲート電
極を有した従来のＮチャネルＭＯＳトランジスタの構成
と製造方法とを説明する。
図７を参照して、チタンポリサイド膜からなるゲート電
極を有した従来のＮチャネルＭＯＳトランジスタの構成
と製造方法とを説明する。
【０００４】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域にはフィールド酸化膜２０２が形成され、素
子形成領域には膜厚８ｎｍ程度のゲート酸化膜２０３が
形成される。ゲート酸化膜２０３の表面を直接に覆う膜
厚８０ｎｍ程度の（不純物として燐（Ｐ）を含んだ）Ｎ
+ 型多結晶シリコン膜２０４が形成される。このＮ+型
多結晶シリコン膜２０４は、成膜段階（ｉｎ−ｓｉｔ
ｕ）でＮ+ 型でもよく、ノンドープの多結晶シリコン膜
を堆積しておき，これをＰＯＣｌ3 を含んだ酸化雰囲気
で加熱処理（熱拡散）することにより形成してもよい。
次に、アルゴン（Ａｒ）ガスによりチタンシリサイド・
ターゲットがスパッタされて、Ｎ+ 型多結晶シリコン膜
２０４の表面を直接に覆う膜厚１００ｎｍ程度のチタン
シリサイド膜２０５が形成される〔図７（ａ）〕。フォ
トレジスト膜（図示せず）をマスクにして、チタンシリ
サイド膜２０５，Ｎ+ 型多結晶シリコン膜２０４が順次
異方性エッチングによりパターニングされて、チタンシ
リサイド膜２０５ａ，Ｎ+ 型多結晶シリコン膜２０４ａ
が残置形成される〔図７（ｂ）〕。
子分離領域にはフィールド酸化膜２０２が形成され、素
子形成領域には膜厚８ｎｍ程度のゲート酸化膜２０３が
形成される。ゲート酸化膜２０３の表面を直接に覆う膜
厚８０ｎｍ程度の（不純物として燐（Ｐ）を含んだ）Ｎ
+ 型多結晶シリコン膜２０４が形成される。このＮ+型
多結晶シリコン膜２０４は、成膜段階（ｉｎ−ｓｉｔ
ｕ）でＮ+ 型でもよく、ノンドープの多結晶シリコン膜
を堆積しておき，これをＰＯＣｌ3 を含んだ酸化雰囲気
で加熱処理（熱拡散）することにより形成してもよい。
次に、アルゴン（Ａｒ）ガスによりチタンシリサイド・
ターゲットがスパッタされて、Ｎ+ 型多結晶シリコン膜
２０４の表面を直接に覆う膜厚１００ｎｍ程度のチタン
シリサイド膜２０５が形成される〔図７（ａ）〕。フォ
トレジスト膜（図示せず）をマスクにして、チタンシリ
サイド膜２０５，Ｎ+ 型多結晶シリコン膜２０４が順次
異方性エッチングによりパターニングされて、チタンシ
リサイド膜２０５ａ，Ｎ+ 型多結晶シリコン膜２０４ａ
が残置形成される〔図７（ｂ）〕。
【０００５】上記フォトレジスト膜の除去に前後して、
チタンシリサイド膜２０５ａおよびＮ+ 型多結晶シリコ
ン膜２０４ａからなる積層導電体膜をマスクにして燐の
イオン注入が行なわれ、０．１μｍ程度の接合の深さを
有したＮ- 型拡散層２１１が形成される。続いて、減圧
気相成長法（ＬＰＣＶＤ）により、全面に例えば１０ｎ
ｍ程度の膜厚の（ＨＴＯ膜からなる）酸化シリコン膜２
１２が形成される〔図７（ｃ）〕。
チタンシリサイド膜２０５ａおよびＮ+ 型多結晶シリコ
ン膜２０４ａからなる積層導電体膜をマスクにして燐の
イオン注入が行なわれ、０．１μｍ程度の接合の深さを
有したＮ- 型拡散層２１１が形成される。続いて、減圧
気相成長法（ＬＰＣＶＤ）により、全面に例えば１０ｎ
ｍ程度の膜厚の（ＨＴＯ膜からなる）酸化シリコン膜２
１２が形成される〔図７（ｃ）〕。
【０００６】酸化シリコン膜２１２が異方性エッチング
によりエッチバックされて、酸化シリコン膜サペーサ２
１３が形成される。チタンシリサイド膜２０５ａ（およ
びＮ+ 型多結シリコン膜２０４ａ）および酸化シリコン
膜スペーサ２１３をマスクにした砒素（Ａｓ）のイオン
注入が行なわれ、さらに、活性化熱処理を兼て８５０
℃，１０病患程度の急速加熱処理（ＲＴＡ）が行なわれ
る。これにより、０．１５μｍ程度の接合の深さを有し
たＮ+ 型拡散層２１４が形成されて、上記Ｎ- 型拡散層
２１１とこのＮ+ 型拡散層２１４とからなるＬＤＤ構造
のＮ型ソース・ドレイン領域２１５が形成され、同時
に、Ｎ＋型多結晶シリコン膜２０４ａにＣ５４結晶構造
のチタンシリサイド２０６が載置してなるゲート電極２
０９か形成される〔図７（ｄ）〕。その後（図示は省略
するが）、層間絶縁膜，コンタクト孔および（上層）配
線等が形成され、従来構造のチタンポリサイド膜からな
るゲート電極を有したＮチャネルＭＯＳトランジスタを
含んでなる半導体装置が完成する。
によりエッチバックされて、酸化シリコン膜サペーサ２
１３が形成される。チタンシリサイド膜２０５ａ（およ
びＮ+ 型多結シリコン膜２０４ａ）および酸化シリコン
膜スペーサ２１３をマスクにした砒素（Ａｓ）のイオン
注入が行なわれ、さらに、活性化熱処理を兼て８５０
℃，１０病患程度の急速加熱処理（ＲＴＡ）が行なわれ
る。これにより、０．１５μｍ程度の接合の深さを有し
たＮ+ 型拡散層２１４が形成されて、上記Ｎ- 型拡散層
２１１とこのＮ+ 型拡散層２１４とからなるＬＤＤ構造
のＮ型ソース・ドレイン領域２１５が形成され、同時
に、Ｎ＋型多結晶シリコン膜２０４ａにＣ５４結晶構造
のチタンシリサイド２０６が載置してなるゲート電極２
０９か形成される〔図７（ｄ）〕。その後（図示は省略
するが）、層間絶縁膜，コンタクト孔および（上層）配
線等が形成され、従来構造のチタンポリサイド膜からな
るゲート電極を有したＮチャネルＭＯＳトランジスタを
含んでなる半導体装置が完成する。
【０００７】
【発明が解決しようとする課題】上記従来の半導体装置
に採用したチタンポリサイド膜からなる配線の（設計上
の）配線幅に対する層抵抗の依存性を示すグラフである
図８を参照して、上記従来の半導体装置の問題点（これ
の製造方法に関わる問題点を含めて）を説明する。
に採用したチタンポリサイド膜からなる配線の（設計上
の）配線幅に対する層抵抗の依存性を示すグラフである
図８を参照して、上記従来の半導体装置の問題点（これ
の製造方法に関わる問題点を含めて）を説明する。
【０００８】図８におけるチタンポリサイド膜からなる
配線の形成は、上記半導体装置の製造方法に準じて、次
のとおりに行なった。シリコン基板の表面に設けられた
絶縁膜の表面にＬＰＣＶＤ等により膜厚８０ｎｍ程度の
Ｎ+ 型多結晶シリコン膜を形成する。さらにチタンシリ
サイド・ターゲットをアルゴンガスでスパッタして、Ｎ
+ 型多結晶シリコン膜の表面に、膜厚１００ｎｍ程度の
チタンシリサイド膜（この段階でのチタンシリサイド膜
の結晶構造は非晶質ないしはＣ４９結晶構造である）を
形成する。これらチタンシリサイド膜およびＮ+ 型多結
晶シリコン膜からなる積層導電体膜のパターニングを行
なって各種配線幅を有するチタンポリサイド配線を形成
する。その後、（Ｎ- 型拡散層の形成は省略して）チタ
ンシリサイド膜をＣ５４結晶構造にするための８５０
℃，３０分程度の熱処理を行なう。８００℃程度のＬＰ
ＣＶＤによりＨＴＯ膜を形成する。このＨＴＯ膜からな
る酸化シリコン膜スペーサ用のＨＴＯ膜の形成とＮ+ 型
拡散層の形成とを省略し、層間絶縁膜，それぞれのチタ
ンポリサイド配線に達するコンタクト孔を形成し、これ
らのコンタクト孔を介してそれぞれにチタンポリサイト
配線に接続される上層配線を形成する。これらの上層配
線を利用して、それぞれにチタンポリサイド配線の層抵
抗を測定する。
配線の形成は、上記半導体装置の製造方法に準じて、次
のとおりに行なった。シリコン基板の表面に設けられた
絶縁膜の表面にＬＰＣＶＤ等により膜厚８０ｎｍ程度の
Ｎ+ 型多結晶シリコン膜を形成する。さらにチタンシリ
サイド・ターゲットをアルゴンガスでスパッタして、Ｎ
+ 型多結晶シリコン膜の表面に、膜厚１００ｎｍ程度の
チタンシリサイド膜（この段階でのチタンシリサイド膜
の結晶構造は非晶質ないしはＣ４９結晶構造である）を
形成する。これらチタンシリサイド膜およびＮ+ 型多結
晶シリコン膜からなる積層導電体膜のパターニングを行
なって各種配線幅を有するチタンポリサイド配線を形成
する。その後、（Ｎ- 型拡散層の形成は省略して）チタ
ンシリサイド膜をＣ５４結晶構造にするための８５０
℃，３０分程度の熱処理を行なう。８００℃程度のＬＰ
ＣＶＤによりＨＴＯ膜を形成する。このＨＴＯ膜からな
る酸化シリコン膜スペーサ用のＨＴＯ膜の形成とＮ+ 型
拡散層の形成とを省略し、層間絶縁膜，それぞれのチタ
ンポリサイド配線に達するコンタクト孔を形成し、これ
らのコンタクト孔を介してそれぞれにチタンポリサイト
配線に接続される上層配線を形成する。これらの上層配
線を利用して、それぞれにチタンポリサイド配線の層抵
抗を測定する。
【０００９】図８から明らかなように、チタンポリサイ
ド膜からなる配線の層抵抗の値はに大きなばらつきが存
在し、配線幅（設計値）の縮小に伴なってチタンポリサ
イド膜の層抵抗の値自体が上昇し，これのばらつきも顕
著になる。チタンポリサイド膜からなる配線におけるこ
のような現象は、これを構成するチタンシリサイド（Ｔ
ｉＳｉ2 ）膜が（非晶質ないしは高抵抗相であるＣ４９
結晶構造から）低抵抗相であるＣ５４に相転移する際に
結晶粒の凝集が生じることに大きく依存している。その
結果、クォータミクロン程度の設計基準のＭＯＳトラン
ジスタに対しては、チタンポリサイド構造のゲート電極
の採用は好ましくないことになる。
ド膜からなる配線の層抵抗の値はに大きなばらつきが存
在し、配線幅（設計値）の縮小に伴なってチタンポリサ
イド膜の層抵抗の値自体が上昇し，これのばらつきも顕
著になる。チタンポリサイド膜からなる配線におけるこ
のような現象は、これを構成するチタンシリサイド（Ｔ
ｉＳｉ2 ）膜が（非晶質ないしは高抵抗相であるＣ４９
結晶構造から）低抵抗相であるＣ５４に相転移する際に
結晶粒の凝集が生じることに大きく依存している。その
結果、クォータミクロン程度の設計基準のＭＯＳトラン
ジスタに対しては、チタンポリサイド構造のゲート電極
の採用は好ましくないことになる。
【００１０】金属シリサイド膜の表面の酸化を抑制する
方法として、（金属シリコン膜が酸化しにくい）４００
℃〜５００℃の低温で形成した酸化シリコン膜により金
属シリコン膜を覆う方法が提案されている。しかしなが
ら、このような低温成長の酸化シリコン膜と金属シリサ
イド膜との密着性は低く、金属シリサイド膜をパターニ
ングして配線を形成する際の加工性に支障をきたすこと
になる。この密着性に係わる問題点と上記耐酸化性の確
保とを目的として、２つの方法が提示されている。第１
の方法は特開平１−２０５４６８号公報に開示されいる
ように、金属シリサイド膜の表面に多結晶シリコン膜も
しくは非晶質シリコン膜を形成しておき、これらによる
積層導電体膜のパターニングを行なっている。第２の方
法は特開平６−１２４９５１号公報に開示されているよ
うに、金属シリサイド膜（具体的にはタングステンシリ
サイド膜）の表面にチタン膜と窒化チタン膜もしくは酸
化チタン膜とを順次堆積し、これらによる積層導電体膜
のパターニングを行なっている。
方法として、（金属シリコン膜が酸化しにくい）４００
℃〜５００℃の低温で形成した酸化シリコン膜により金
属シリコン膜を覆う方法が提案されている。しかしなが
ら、このような低温成長の酸化シリコン膜と金属シリサ
イド膜との密着性は低く、金属シリサイド膜をパターニ
ングして配線を形成する際の加工性に支障をきたすこと
になる。この密着性に係わる問題点と上記耐酸化性の確
保とを目的として、２つの方法が提示されている。第１
の方法は特開平１−２０５４６８号公報に開示されいる
ように、金属シリサイド膜の表面に多結晶シリコン膜も
しくは非晶質シリコン膜を形成しておき、これらによる
積層導電体膜のパターニングを行なっている。第２の方
法は特開平６−１２４９５１号公報に開示されているよ
うに、金属シリサイド膜（具体的にはタングステンシリ
サイド膜）の表面にチタン膜と窒化チタン膜もしくは酸
化チタン膜とを順次堆積し、これらによる積層導電体膜
のパターニングを行なっている。
【００１１】しかしながら上記特開平１−２０５４６８
号公報記載の方法では、金属シリサイド膜がチタンシリ
サイド膜からなる場合、８００℃程度の熱処理を加える
ごとに、チアンシリサイド膜の層抵抗が上昇するという
問題が生じる。また、上記特開平６−１２４９５１号公
報記載の方法をタングステンシリサイド膜の代りにチタ
ンシリサイド膜に適用する場合、チタン・ターゲットと
チタンシリサイド・ターゲットとの２種類のターゲット
が必要になり、積層導電体膜形成のための製造工程自体
が煩雑かつ長くなり、さらに積層導電体膜の膜厚自体も
厚くなることから配線のアスペット比が増大し（配線そ
のものを含めて）配線以降の加工性に負担を負わせるこ
とになる。
号公報記載の方法では、金属シリサイド膜がチタンシリ
サイド膜からなる場合、８００℃程度の熱処理を加える
ごとに、チアンシリサイド膜の層抵抗が上昇するという
問題が生じる。また、上記特開平６−１２４９５１号公
報記載の方法をタングステンシリサイド膜の代りにチタ
ンシリサイド膜に適用する場合、チタン・ターゲットと
チタンシリサイド・ターゲットとの２種類のターゲット
が必要になり、積層導電体膜形成のための製造工程自体
が煩雑かつ長くなり、さらに積層導電体膜の膜厚自体も
厚くなることから配線のアスペット比が増大し（配線そ
のものを含めて）配線以降の加工性に負担を負わせるこ
とになる。
【００１２】したがって本発明の目的は、チタンシリサ
イド膜あるいはチタンポリサイド膜を含んでなる配線，
電極を有した半導体装置において、微細化に適した配
線，電極の構造とその製造方法を提供することにある。
さらに本発明の目的は、チタンシリサイド膜あるいはチ
タンポリサイド膜から配線，電極を構成するとき、耐熱
性および耐酸化性に優れた構造の配線，電極を提供し、
製造工程に負担を負わせない製造方法を提供することに
ある。
イド膜あるいはチタンポリサイド膜を含んでなる配線，
電極を有した半導体装置において、微細化に適した配
線，電極の構造とその製造方法を提供することにある。
さらに本発明の目的は、チタンシリサイド膜あるいはチ
タンポリサイド膜から配線，電極を構成するとき、耐熱
性および耐酸化性に優れた構造の配線，電極を提供し、
製造工程に負担を負わせない製造方法を提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の特
徴は、チタンシリサイド膜を下層とし，チタンとシリコ
ンとの複合窒化物膜（Ｔｉ−Ｓｉ−Ｎ膜と記す）を上層
とした積層導電体膜を少なくとも含んでなる配線を有す
るこのになる。このとき、上記積層導電体膜が上記チタ
ンシリサイド膜を最下層とし，チタンシリサイド膜と上
記Ｔｉ−Ｓｉ−Ｎ膜とを交互に積層し，Ｔｉ−Ｓｉ−Ｎ
膜を最上層としてなることもあり、所要導電型の多結晶
シリコン膜の表面に上記積層導電体膜が載置された複合
導電体膜から前記配線が形成されていることもある。ま
た、上記半導体装置がＭＯＳトランジスタを含んで構成
され、ＭＯＳトランジスタのゲート電極が上記複合導電
体膜からなる上記配線により構成され、ゲート電極の側
面が酸化シリコン膜スペーサにより覆われていることも
ある。このとき、上記ゲート電極を構成する上記チタン
シリサイド膜の側面には、窒化チタン膜が設けられてい
てもよい。
徴は、チタンシリサイド膜を下層とし，チタンとシリコ
ンとの複合窒化物膜（Ｔｉ−Ｓｉ−Ｎ膜と記す）を上層
とした積層導電体膜を少なくとも含んでなる配線を有す
るこのになる。このとき、上記積層導電体膜が上記チタ
ンシリサイド膜を最下層とし，チタンシリサイド膜と上
記Ｔｉ−Ｓｉ−Ｎ膜とを交互に積層し，Ｔｉ−Ｓｉ−Ｎ
膜を最上層としてなることもあり、所要導電型の多結晶
シリコン膜の表面に上記積層導電体膜が載置された複合
導電体膜から前記配線が形成されていることもある。ま
た、上記半導体装置がＭＯＳトランジスタを含んで構成
され、ＭＯＳトランジスタのゲート電極が上記複合導電
体膜からなる上記配線により構成され、ゲート電極の側
面が酸化シリコン膜スペーサにより覆われていることも
ある。このとき、上記ゲート電極を構成する上記チタン
シリサイド膜の側面には、窒化チタン膜が設けられてい
てもよい。
【００１４】本発明の半導体装置の製造方法の特徴は、
シリコン基板の表面に設けられた絶縁膜の表面に、不活
性ガスを用いてチタンシリサイド・ターゲットをスパッ
タするによりチタンシリサイド膜を堆積し、さらに窒素
ガスと不活性ガスとの混合ガスをプラズマ化してチタン
シリサイド・ターゲットをスパッタすることによりチタ
ンとシリコンとの複合窒化物膜（Ｔｉ−Ｓｉ−Ｎ膜）を
形成してチタンシリサイド膜の表面を直接に覆い，チタ
ンシリサイド膜とＴｉ−Ｓｉ−Ｎ膜とからなる積層導電
体膜を形成する工程と、熱処理により、上記チタンシリ
サイド膜を低抵抗相であるＣ５４結晶構造に相転移させ
る工程と、上記積層導電体膜をパターニングして配線を
形成する工程とを有することにある。このとき、上記積
層導電体膜の形成に先だって、上記絶縁膜の表面を直接
に覆う所要導電型の非晶質シリコン膜ないしは所要導電
型の多結晶シリコン膜を形成する工程を有し、さらに、
上記配線を形成した後、窒素雰囲気による処理により、
この配線を構成する上記金属シリサイド膜の側面に金属
窒化膜を形成する工程を有していてもよい。好ましく
は、上記混合ガスにおける上記窒素ガスの流量比が高々
２０％である。
シリコン基板の表面に設けられた絶縁膜の表面に、不活
性ガスを用いてチタンシリサイド・ターゲットをスパッ
タするによりチタンシリサイド膜を堆積し、さらに窒素
ガスと不活性ガスとの混合ガスをプラズマ化してチタン
シリサイド・ターゲットをスパッタすることによりチタ
ンとシリコンとの複合窒化物膜（Ｔｉ−Ｓｉ−Ｎ膜）を
形成してチタンシリサイド膜の表面を直接に覆い，チタ
ンシリサイド膜とＴｉ−Ｓｉ−Ｎ膜とからなる積層導電
体膜を形成する工程と、熱処理により、上記チタンシリ
サイド膜を低抵抗相であるＣ５４結晶構造に相転移させ
る工程と、上記積層導電体膜をパターニングして配線を
形成する工程とを有することにある。このとき、上記積
層導電体膜の形成に先だって、上記絶縁膜の表面を直接
に覆う所要導電型の非晶質シリコン膜ないしは所要導電
型の多結晶シリコン膜を形成する工程を有し、さらに、
上記配線を形成した後、窒素雰囲気による処理により、
この配線を構成する上記金属シリサイド膜の側面に金属
窒化膜を形成する工程を有していてもよい。好ましく
は、上記混合ガスにおける上記窒素ガスの流量比が高々
２０％である。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１６】半導体装置の製造工程の断面模式図である
図１を参照すると、本発明の第１の実施の形態よるＮチ
ャネルＭＯＳトランジスタを含んでなる半導体装置は、
以下のとおりに形成されている。
図１を参照すると、本発明の第１の実施の形態よるＮチ
ャネルＭＯＳトランジスタを含んでなる半導体装置は、
以下のとおりに形成されている。
【００１７】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にはフィールド酸化膜１０２が形成され、素
子形成領域には膜厚８ｎｍ程度のゲート酸化膜１０３が
形成される。ゲート酸化膜１０３の表面を直接に覆う
（第１の導電体膜である）膜厚８０ｎｍ程度の（不純物
として燐（Ｐ）を含んだ）Ｎ+ 型多結晶シリコン膜１０
４が形成される。このＮ+ 型多結晶シリコン膜１０４
は、ｉｎ−ｓｉｔｕでＮ+型でもよく、ノンドープの多
結晶シリコン膜もしくは非晶質シリコン膜を堆積してお
き，これをＰＣｌ3 を含んだ酸雰囲気で加熱処理（熱拡
散）することにより形成してもよい。次に、Ｐ型シリコ
ン基板１０１がスパッタ装置に挿入され、アルゴン（Ａ
ｒ）ガスによりチタンシリサイド・ターゲット（このチ
タンシリサイド・ターゲットの組成は例えばＴｉＳｉ
2.4 のように、シリコン・リッチになっている）がスパ
ッタされて、Ｎ+ 型多結晶シリコン膜１０４の表面を直
接に覆う膜厚１００ｎｍ程度のチタンシリサイド膜１０
５が形成される。このチタンシリサイド膜１０５の組成
もＴｉＳｉ2 よりシリコン・リッチ（ＴｉＳｉ2+X ；０
〈Ｘ〈１）になっており、これの結晶構造は非晶質もし
くはＣ４９結晶構造になっている。引き続いて（同一の
スパッタ装置内において）、窒素（Ｎ2 ）ガスとアルゴ
ンガスとの混合ガスをプラズマ化して上記チタンシリサ
イド・ターゲットをスパッタすることにより、チタンシ
リサイド膜１０５の表面を覆う膜厚１０ｎｍ程度の（チ
タンとシリコンとの複合窒化物膜からなる）Ｔｉ−Ｓｉ
−Ｎ膜１０７が形成される。このとき、この混合ガスに
対する窒素ガスの流量比は例えば９％である。この流量
比としては（詳細は後述する）、高々２０％であること
が好ましい。これにより、チタンシリサイド膜１０５に
Ｔｉ−Ｓｉ−Ｎ膜１０７が載置した積層導電体膜が形成
され、Ｎ+ 型多結晶シリコン膜１０４にこの積層導電体
膜が載置されてなる複合導電体膜が形成される〔図１
（ａ）〕。
子分離領域にはフィールド酸化膜１０２が形成され、素
子形成領域には膜厚８ｎｍ程度のゲート酸化膜１０３が
形成される。ゲート酸化膜１０３の表面を直接に覆う
（第１の導電体膜である）膜厚８０ｎｍ程度の（不純物
として燐（Ｐ）を含んだ）Ｎ+ 型多結晶シリコン膜１０
４が形成される。このＮ+ 型多結晶シリコン膜１０４
は、ｉｎ−ｓｉｔｕでＮ+型でもよく、ノンドープの多
結晶シリコン膜もしくは非晶質シリコン膜を堆積してお
き，これをＰＣｌ3 を含んだ酸雰囲気で加熱処理（熱拡
散）することにより形成してもよい。次に、Ｐ型シリコ
ン基板１０１がスパッタ装置に挿入され、アルゴン（Ａ
ｒ）ガスによりチタンシリサイド・ターゲット（このチ
タンシリサイド・ターゲットの組成は例えばＴｉＳｉ
2.4 のように、シリコン・リッチになっている）がスパ
ッタされて、Ｎ+ 型多結晶シリコン膜１０４の表面を直
接に覆う膜厚１００ｎｍ程度のチタンシリサイド膜１０
５が形成される。このチタンシリサイド膜１０５の組成
もＴｉＳｉ2 よりシリコン・リッチ（ＴｉＳｉ2+X ；０
〈Ｘ〈１）になっており、これの結晶構造は非晶質もし
くはＣ４９結晶構造になっている。引き続いて（同一の
スパッタ装置内において）、窒素（Ｎ2 ）ガスとアルゴ
ンガスとの混合ガスをプラズマ化して上記チタンシリサ
イド・ターゲットをスパッタすることにより、チタンシ
リサイド膜１０５の表面を覆う膜厚１０ｎｍ程度の（チ
タンとシリコンとの複合窒化物膜からなる）Ｔｉ−Ｓｉ
−Ｎ膜１０７が形成される。このとき、この混合ガスに
対する窒素ガスの流量比は例えば９％である。この流量
比としては（詳細は後述する）、高々２０％であること
が好ましい。これにより、チタンシリサイド膜１０５に
Ｔｉ−Ｓｉ−Ｎ膜１０７が載置した積層導電体膜が形成
され、Ｎ+ 型多結晶シリコン膜１０４にこの積層導電体
膜が載置されてなる複合導電体膜が形成される〔図１
（ａ）〕。
【００１８】次に、８５０℃，１０秒間のＲＡＴが施さ
れて、上記積層導電体膜を構成するＴｉ−Ｓｉ−Ｎ膜１
０７，チタンシリサイド膜１０５はそれぞれＴｉ−Ｓｉ
−Ｎ膜１０８，チタンシリサイド膜１０６に変換され
る。チタンシリサイド膜１０６は、チタンシリサイド膜
１０５が低抵抗相であるＣ５４結晶構造に相転移された
ものである〔図１（ｂ）〕。
れて、上記積層導電体膜を構成するＴｉ−Ｓｉ−Ｎ膜１
０７，チタンシリサイド膜１０５はそれぞれＴｉ−Ｓｉ
−Ｎ膜１０８，チタンシリサイド膜１０６に変換され
る。チタンシリサイド膜１０６は、チタンシリサイド膜
１０５が低抵抗相であるＣ５４結晶構造に相転移された
ものである〔図１（ｂ）〕。
【００１９】フォトレジスト膜（図示せず）をマスクに
して、臭化水素（ＨＢｒ）ガスと塩素（Ｃｌ2 ）ガスと
の混合ガスをエッチングガスに用いたＲＩＥにより、上
記複合導電体膜がパターニングされて、Ｎ+ 型多結晶シ
リコン膜１０４ａ，チタンシリサイド膜１０６ａおよび
Ｔｉ−Ｓｉ−Ｎ膜１０８ａから構成された複合導電体膜
からなるゲート電極１０９が形成される。本第１の実施
の形態では、従来のチタンポリサイド膜をパターニング
してから相転移のためのＲＴＡを行なう製造方法と相違
して、上記ＲＴＡにより積層導電体膜を相転移させた後
にゲート電極形成のためのパターニングを行なってい
る。上記フォトレジスト膜の除去と前後して、燐のイオ
ン注入が行なわれて、０．１μｍ程度の接合の深さを有
したＮ- 型拡散層１１１が、ゲート電極１０９に自己整
合的に、Ｐ型シリコン基板１０１の表面に形成される
〔図１（ｃ）〕。
して、臭化水素（ＨＢｒ）ガスと塩素（Ｃｌ2 ）ガスと
の混合ガスをエッチングガスに用いたＲＩＥにより、上
記複合導電体膜がパターニングされて、Ｎ+ 型多結晶シ
リコン膜１０４ａ，チタンシリサイド膜１０６ａおよび
Ｔｉ−Ｓｉ−Ｎ膜１０８ａから構成された複合導電体膜
からなるゲート電極１０９が形成される。本第１の実施
の形態では、従来のチタンポリサイド膜をパターニング
してから相転移のためのＲＴＡを行なう製造方法と相違
して、上記ＲＴＡにより積層導電体膜を相転移させた後
にゲート電極形成のためのパターニングを行なってい
る。上記フォトレジスト膜の除去と前後して、燐のイオ
ン注入が行なわれて、０．１μｍ程度の接合の深さを有
したＮ- 型拡散層１１１が、ゲート電極１０９に自己整
合的に、Ｐ型シリコン基板１０１の表面に形成される
〔図１（ｃ）〕。
【００２０】次に、モノシラン（ＳｉＨ4 ）ガスを原料
ガスとし，亜酸化窒素（Ｎ2 Ｏ）ガスを酸化ガスに用い
た８００℃程度のＬＰＣＶＤにより、全面に例えば１０
ｎｍ程度の膜厚の酸化シリコン膜（ＨＴＯ膜）が形成さ
れる（図に明示せず）。この酸化シリコン膜が異方性エ
ッチングによりエッチバックされて、ゲート電極１０９
の側面を覆う酸化シリコン膜サペーサ１１３が形成され
る。ゲート電極１０９および酸化シリコン膜スペーサ１
１３をマスクにした砒素のイオン注入等が行なわれ、
０．１５μｍ程度の接合の深さを有したＮ+ 型拡散層１
１４が、酸化シリコン膜スペーサ１１３に自己整合的
に、Ｐ型シリコン基板１０１の表面に形成される。これ
により、上記Ｎ- 型拡散層１１１とこのＮ+ 型拡散層１
１４とからなるＬＤＤ構造のＮ型ソース・ドレイン領域
１１５が形成される〔図１（ｄ）〕。その後（図示は省
略するが）、層間絶縁膜，コンタクト孔および上層配線
が形成され、本第１の実施の形態による（チタンポリサ
イド膜からなるゲート電極を有したＮチャネルＭＯＳト
ランジスタを含んでなる）半導体装置が完成する。本第
１の実施の形態では、ゲート電極１０９の上面にＴｉ−
Ｓｉ−Ｎ膜１０８ａが存在するまめに、ゲート電極１０
９と層間絶縁膜との密着性に問題は生じない。
ガスとし，亜酸化窒素（Ｎ2 Ｏ）ガスを酸化ガスに用い
た８００℃程度のＬＰＣＶＤにより、全面に例えば１０
ｎｍ程度の膜厚の酸化シリコン膜（ＨＴＯ膜）が形成さ
れる（図に明示せず）。この酸化シリコン膜が異方性エ
ッチングによりエッチバックされて、ゲート電極１０９
の側面を覆う酸化シリコン膜サペーサ１１３が形成され
る。ゲート電極１０９および酸化シリコン膜スペーサ１
１３をマスクにした砒素のイオン注入等が行なわれ、
０．１５μｍ程度の接合の深さを有したＮ+ 型拡散層１
１４が、酸化シリコン膜スペーサ１１３に自己整合的
に、Ｐ型シリコン基板１０１の表面に形成される。これ
により、上記Ｎ- 型拡散層１１１とこのＮ+ 型拡散層１
１４とからなるＬＤＤ構造のＮ型ソース・ドレイン領域
１１５が形成される〔図１（ｄ）〕。その後（図示は省
略するが）、層間絶縁膜，コンタクト孔および上層配線
が形成され、本第１の実施の形態による（チタンポリサ
イド膜からなるゲート電極を有したＮチャネルＭＯＳト
ランジスタを含んでなる）半導体装置が完成する。本第
１の実施の形態では、ゲート電極１０９の上面にＴｉ−
Ｓｉ−Ｎ膜１０８ａが存在するまめに、ゲート電極１０
９と層間絶縁膜との密着性に問題は生じない。
【００２１】上記Ｎ+ 型多結晶シリコン膜１０４（膜厚
８０ｎｍ程度），チタンシリサイド膜１０６（膜厚１０
０ｎｍ程度）およびＴｉ−Ｓｉ−Ｎ膜１０８（膜厚１０
ｎｍ程度）から構成された複合導電体膜をパターニング
して形成した配線の（設計上の）配線幅に対する層抵抗
の依存性を示すグラフである図２と、Ｔｉ−Ｓｉ−Ｎ膜
１０５（膜厚１００ｎｍ程度）およびＴｉ−Ｓｉ−Ｎ膜
１０６（膜厚１００ｎｍ程度）の単層膜の層抵抗の窒素
ガス流量比依存性を示すグラフである図３とを参照し
て、本第１の実施の形態の本第１の実施例による効果を
説明する。
８０ｎｍ程度），チタンシリサイド膜１０６（膜厚１０
０ｎｍ程度）およびＴｉ−Ｓｉ−Ｎ膜１０８（膜厚１０
ｎｍ程度）から構成された複合導電体膜をパターニング
して形成した配線の（設計上の）配線幅に対する層抵抗
の依存性を示すグラフである図２と、Ｔｉ−Ｓｉ−Ｎ膜
１０５（膜厚１００ｎｍ程度）およびＴｉ−Ｓｉ−Ｎ膜
１０６（膜厚１００ｎｍ程度）の単層膜の層抵抗の窒素
ガス流量比依存性を示すグラフである図３とを参照し
て、本第１の実施の形態の本第１の実施例による効果を
説明する。
【００２２】なお、図２における配線の実際の配線幅は
設計値の線幅より広くなって形成されており、この配線
はシリコン基板を覆う絶縁膜の表面に形成されている。
ここでの測定試料の作成の概要は次のとおりである。こ
れらの配線が形成された後、ＨＴＯ膜が形成され、さら
に層間絶縁膜，コンタクト孔およびこれらの配線に接続
される上層配線が形成される。Ｎ- 型拡散層，Ｎ+ 型拡
散層および酸化シリコン膜スペーサの形成は省略してあ
る。これらの配線の層抵抗の測定は上層配線を介して行
なわれる。また、図３におけるＴｉ−Ｓｉ−Ｎ膜１０６
は、シリコン基板を覆う絶縁膜の表面に直接に形成され
たＴｉ−Ｓｉ−Ｎ膜１０５に上記相転移のための熱処理
を施して形成したものである。図３における測定は通常
の４端針法である。
設計値の線幅より広くなって形成されており、この配線
はシリコン基板を覆う絶縁膜の表面に形成されている。
ここでの測定試料の作成の概要は次のとおりである。こ
れらの配線が形成された後、ＨＴＯ膜が形成され、さら
に層間絶縁膜，コンタクト孔およびこれらの配線に接続
される上層配線が形成される。Ｎ- 型拡散層，Ｎ+ 型拡
散層および酸化シリコン膜スペーサの形成は省略してあ
る。これらの配線の層抵抗の測定は上層配線を介して行
なわれる。また、図３におけるＴｉ−Ｓｉ−Ｎ膜１０６
は、シリコン基板を覆う絶縁膜の表面に直接に形成され
たＴｉ−Ｓｉ−Ｎ膜１０５に上記相転移のための熱処理
を施して形成したものである。図３における測定は通常
の４端針法である。
【００２３】図２は、以下のことを示している。本第１
の実施の形態の本第１の実施例による上記複合導電体膜
からなる上記配線の層抵抗の値は、従来構造の配線と相
違して、配線幅の縮小に伴なう上昇もなく（配線幅依存
性もほとんどなく）、概ね３Ω／□程度になる。さら
に、これらの配線の層抵抗の値のばらつき自体が少なく
なる。なお見掛け上、配線幅の低下とともに層抵抗の値
が減少しているが、これは、これらの配線の配線幅は設
計値よりそれぞれ多少広めに形成されているためであ
る。これらの結果から、次の２点が明らかになる。まず
第１に、従来のＣ５４結晶構造への相転移の際に観測さ
れたチタンシリサイドの凝集現象が大幅に抑制されてい
る。第２に、８００℃程度での酸化雰囲気による層抵抗
の上昇は、（配線幅依存性からも明らかなように）概ね
無視できる程度である。したがって、本第１の実施の形
態の本第１の実施例を採用してチタンポリサイド膜（チ
タンシリサイド膜）を含んでなる配線，電極を形成する
ならば、半導体装置の微細化に適し配線，電極を得るこ
とが容易になり、耐熱性と耐酸化性とにすぐれた配線，
電極を得ることが容易になる。
の実施の形態の本第１の実施例による上記複合導電体膜
からなる上記配線の層抵抗の値は、従来構造の配線と相
違して、配線幅の縮小に伴なう上昇もなく（配線幅依存
性もほとんどなく）、概ね３Ω／□程度になる。さら
に、これらの配線の層抵抗の値のばらつき自体が少なく
なる。なお見掛け上、配線幅の低下とともに層抵抗の値
が減少しているが、これは、これらの配線の配線幅は設
計値よりそれぞれ多少広めに形成されているためであ
る。これらの結果から、次の２点が明らかになる。まず
第１に、従来のＣ５４結晶構造への相転移の際に観測さ
れたチタンシリサイドの凝集現象が大幅に抑制されてい
る。第２に、８００℃程度での酸化雰囲気による層抵抗
の上昇は、（配線幅依存性からも明らかなように）概ね
無視できる程度である。したがって、本第１の実施の形
態の本第１の実施例を採用してチタンポリサイド膜（チ
タンシリサイド膜）を含んでなる配線，電極を形成する
ならば、半導体装置の微細化に適し配線，電極を得るこ
とが容易になり、耐熱性と耐酸化性とにすぐれた配線，
電極を得ることが容易になる。
【００２４】図３から、以下のことを示している。Ｔｉ
−Ｓｉ−Ｎ膜１０６は、（少なくとも窒素ガスの流量比
が２０％以下では）導電体膜である。窒素ガスの流量比
が９％より低いときにはＴｉ−Ｓｉ−Ｎ膜１０５の層抵
抗の方がＴｉ−Ｓｉ−Ｎ膜１０６の層抵抗より概ね高
く、窒素ガスの流量比が９％より高いときにはＴｉ−Ｓ
ｉ−Ｎ膜１０５の層抵抗の方がＴｉ−Ｓｉ−Ｎ膜１０６
の層抵抗より概ね低い。窒素ガスの流量比が０％でのＴ
ｉ−Ｓｉ−Ｎ膜１０６は、Ｃ５４結晶構造のチタンシリ
サイド膜である。Ｔｉ−Ｓｉ−Ｎ膜１０５の層抵抗の値
は窒素ガスの流量比に対して指数関数的に単調に増加し
て変化する。一方、Ｔｉ−Ｓｉ−Ｎ膜１０６では、これ
の層抵抗も窒素ガスの流量比に対して指数関数的に変化
するが、流量比１０％を境にして、２段階に別れて変化
している。図示はしていないが、窒素ガスの流量比が２
０％より高くなると、窒素ガスの流量比の増加に対する
Ｔｉ−Ｓｉ−Ｎ膜１０５の層抵抗の増加も急激になる。
窒素ガスの流量比が２０％より高くなると、Ｔｉ−Ｓｉ
−Ｎ膜１０５中に窒化チタン（ＴｉＮ），窒化シリコン
（Ｓｉ3 Ｎ4 ）が顕在化しだすためと考えられる。した
がって、窒素ガスの流量比が２０％より高い条件で形成
したＴｉ−Ｓｉ−Ｎ膜は配線の構成材料に供することは
好ましくない。なお、図２の測定値と図３の測定値との
ずれは、測定試料の形状および測定方法の相違を配慮す
るならば、測定誤差の範囲に留まっている。
−Ｓｉ−Ｎ膜１０６は、（少なくとも窒素ガスの流量比
が２０％以下では）導電体膜である。窒素ガスの流量比
が９％より低いときにはＴｉ−Ｓｉ−Ｎ膜１０５の層抵
抗の方がＴｉ−Ｓｉ−Ｎ膜１０６の層抵抗より概ね高
く、窒素ガスの流量比が９％より高いときにはＴｉ−Ｓ
ｉ−Ｎ膜１０５の層抵抗の方がＴｉ−Ｓｉ−Ｎ膜１０６
の層抵抗より概ね低い。窒素ガスの流量比が０％でのＴ
ｉ−Ｓｉ−Ｎ膜１０６は、Ｃ５４結晶構造のチタンシリ
サイド膜である。Ｔｉ−Ｓｉ−Ｎ膜１０５の層抵抗の値
は窒素ガスの流量比に対して指数関数的に単調に増加し
て変化する。一方、Ｔｉ−Ｓｉ−Ｎ膜１０６では、これ
の層抵抗も窒素ガスの流量比に対して指数関数的に変化
するが、流量比１０％を境にして、２段階に別れて変化
している。図示はしていないが、窒素ガスの流量比が２
０％より高くなると、窒素ガスの流量比の増加に対する
Ｔｉ−Ｓｉ−Ｎ膜１０５の層抵抗の増加も急激になる。
窒素ガスの流量比が２０％より高くなると、Ｔｉ−Ｓｉ
−Ｎ膜１０５中に窒化チタン（ＴｉＮ），窒化シリコン
（Ｓｉ3 Ｎ4 ）が顕在化しだすためと考えられる。した
がって、窒素ガスの流量比が２０％より高い条件で形成
したＴｉ−Ｓｉ−Ｎ膜は配線の構成材料に供することは
好ましくない。なお、図２の測定値と図３の測定値との
ずれは、測定試料の形状および測定方法の相違を配慮す
るならば、測定誤差の範囲に留まっている。
【００２５】上記Ｎ+ 型多結晶シリコン膜１０４ａ，チ
タンシリサイド膜１０６ａおよびＴｉ−Ｓｉ−Ｎ膜１０
８ａから構成された複合導電体膜からなるゲート電極１
０９が上述した（相転移に際しての）耐熱性を有するの
は、チタンシリサイド膜１０５の表面にＴｉ−Ｓｉ−Ｎ
膜を載置した状態で相転移のための熱処理が行われるこ
とから、チタンシリサイド膜１０５における（結晶粒径
（グレインサイズ）の異常に大きな）Ｃ５４結晶構造の
結晶粒への成長（グレイン成長）がＴｉ−Ｓｉ−Ｎ膜の
存在により抑制されるためであると考えられる。従来の
ようにパターニング前にチタンシリサイド膜をＣ５４結
晶構造に相転移させておいた場合、グレイン成長の異常
の発生のため微細な配線，電極の形成は困難であった。
これに相違して、本第１の実施の形態の本第１の実施例
による製造方法によれば、チタンシリサイド膜をＣ５４
結晶構造に相転移させれからゲート電極等のパターニン
グを行なうことが容易である。
タンシリサイド膜１０６ａおよびＴｉ−Ｓｉ−Ｎ膜１０
８ａから構成された複合導電体膜からなるゲート電極１
０９が上述した（相転移に際しての）耐熱性を有するの
は、チタンシリサイド膜１０５の表面にＴｉ−Ｓｉ−Ｎ
膜を載置した状態で相転移のための熱処理が行われるこ
とから、チタンシリサイド膜１０５における（結晶粒径
（グレインサイズ）の異常に大きな）Ｃ５４結晶構造の
結晶粒への成長（グレイン成長）がＴｉ−Ｓｉ−Ｎ膜の
存在により抑制されるためであると考えられる。従来の
ようにパターニング前にチタンシリサイド膜をＣ５４結
晶構造に相転移させておいた場合、グレイン成長の異常
の発生のため微細な配線，電極の形成は困難であった。
これに相違して、本第１の実施の形態の本第１の実施例
による製造方法によれば、チタンシリサイド膜をＣ５４
結晶構造に相転移させれからゲート電極等のパターニン
グを行なうことが容易である。
【００２６】上記第１の実施の形態は、Ｎ+ 型多結晶シ
リコン膜とチタンシリサイド膜とを含んだ複合導電体膜
によるゲート電極を有したＮチャネルＭＯＳトランジス
タに関するものであるが、本第１の実施の形態はこれに
限定されるものではない。本第１の実施の形態における
ゲート電極は、配線として用いることもできる。本第１
の実施の形態は、ＰチャネルＭＯＳトランジスタ，ＣＭ
ＯＳトランジスタあるいはＢｉＣＭＯＳトランジスタ等
にも適用できる。Ｎ+ 型多結晶（非晶質）シリコン膜の
代りにＰ+ 型多結晶（非晶質）シリコン膜を採用しても
よい。さらに、本第１の実施の形態における各種膜の膜
厚，各種拡散層の接合の深さ等は上記記載の数値に限定
されるものではない。また、フィールド酸化膜，ゲート
酸化膜，酸化シリコン膜スペーサ等は、酸化シリコン膜
以外の他の絶縁膜を用いてもよい。
リコン膜とチタンシリサイド膜とを含んだ複合導電体膜
によるゲート電極を有したＮチャネルＭＯＳトランジス
タに関するものであるが、本第１の実施の形態はこれに
限定されるものではない。本第１の実施の形態における
ゲート電極は、配線として用いることもできる。本第１
の実施の形態は、ＰチャネルＭＯＳトランジスタ，ＣＭ
ＯＳトランジスタあるいはＢｉＣＭＯＳトランジスタ等
にも適用できる。Ｎ+ 型多結晶（非晶質）シリコン膜の
代りにＰ+ 型多結晶（非晶質）シリコン膜を採用しても
よい。さらに、本第１の実施の形態における各種膜の膜
厚，各種拡散層の接合の深さ等は上記記載の数値に限定
されるものではない。また、フィールド酸化膜，ゲート
酸化膜，酸化シリコン膜スペーサ等は、酸化シリコン膜
以外の他の絶縁膜を用いてもよい。
【００２７】半導体装置の製造工程の断面模式図である
図４を参照すると、本発明の第２の実施の形態による半
導体装置は、次のとおりになっている。
図４を参照すると、本発明の第２の実施の形態による半
導体装置は、次のとおりになっている。
【００２８】まず、上記第１の実施の形態と同様に、ゲ
ート電極１０９，Ｎ- 型拡散層１１１までが形成される
〔図４（ａ）〕。
ート電極１０９，Ｎ- 型拡散層１１１までが形成される
〔図４（ａ）〕。
【００２９】次に、ゲート電極１０９を構成する（Ｃ５
４結晶構造の）チタンシリサイド膜１０６ａの側面に、
窒化チタン（ＴｉＮ）膜１１８が選択的に形成される
〔図４（ｂ）〕。この窒化チタン膜１１８の形成は、８
５０℃〜９５０℃程度での窒素雰囲気での急速加熱処理
（ＲＴＡ）あるいは窒素プラズマ処理により行なわれ
る。この窒化チタン膜１１８の形成に際して窒化シリコ
ン等が形成されないのは、チタンシリサイド膜１０６ａ
を構成しているシリコンとチタンとでは、チタンの方が
窒素に対する反応性が高いためである。
４結晶構造の）チタンシリサイド膜１０６ａの側面に、
窒化チタン（ＴｉＮ）膜１１８が選択的に形成される
〔図４（ｂ）〕。この窒化チタン膜１１８の形成は、８
５０℃〜９５０℃程度での窒素雰囲気での急速加熱処理
（ＲＴＡ）あるいは窒素プラズマ処理により行なわれ
る。この窒化チタン膜１１８の形成に際して窒化シリコ
ン等が形成されないのは、チタンシリサイド膜１０６ａ
を構成しているシリコンとチタンとでは、チタンの方が
窒素に対する反応性が高いためである。
【００３０】続いて、上記第１の実施の形態と同様に、
ＨＴＯ膜の形成，ＨＴＯ膜からなる酸化シリコン膜スペ
ーサ１１３の形成，Ｎ+ 型拡散層１１４（およびＮ型ソ
ース・ドレイン領域１１５）の形成等が行なわれる〔図
４（ｃ）〕。
ＨＴＯ膜の形成，ＨＴＯ膜からなる酸化シリコン膜スペ
ーサ１１３の形成，Ｎ+ 型拡散層１１４（およびＮ型ソ
ース・ドレイン領域１１５）の形成等が行なわれる〔図
４（ｃ）〕。
【００３１】本第１の実施の形態の本第２の実施例は、
本第１の実施の形態の上記第１の実施例に比べて、ゲー
ト電極を形成した後における耐酸化性が優れており、さ
らに（クォータ・ミクロンより）微細な配線幅を有する
配線，電極の形成に適している。
本第１の実施の形態の上記第１の実施例に比べて、ゲー
ト電極を形成した後における耐酸化性が優れており、さ
らに（クォータ・ミクロンより）微細な配線幅を有する
配線，電極の形成に適している。
【００３２】上記第２の実施の形態も、Ｎ+ 型多結晶シ
リコン膜とチタンシリサイド膜とを含んだ複合導電体膜
によるゲート電極を有したＮチャネルＭＯＳトランジス
タに関するものであるが、本第２の実施の形態はこれに
限定されるものではない。本第２の実施の形態における
ゲート電極も、配線として用いることもできる。本第２
の実施の形態も、ＰチャネルＭＯＳトランジスタ，ＣＭ
ＯＳトランジスタあるいはＢｉＣＭＯＳトランジスタ等
にも適用できる。Ｎ+ 型多結晶（非晶質）シリコン膜の
代りにＰ+ 型多結晶（非晶質）シリコン膜を採用しても
よい。さらに、また、フィールド酸化膜，ゲート酸化
膜，酸化シリコン膜スペーサ等は、酸化シリコン膜以外
の他の絶縁膜を用いてもよい。
リコン膜とチタンシリサイド膜とを含んだ複合導電体膜
によるゲート電極を有したＮチャネルＭＯＳトランジス
タに関するものであるが、本第２の実施の形態はこれに
限定されるものではない。本第２の実施の形態における
ゲート電極も、配線として用いることもできる。本第２
の実施の形態も、ＰチャネルＭＯＳトランジスタ，ＣＭ
ＯＳトランジスタあるいはＢｉＣＭＯＳトランジスタ等
にも適用できる。Ｎ+ 型多結晶（非晶質）シリコン膜の
代りにＰ+ 型多結晶（非晶質）シリコン膜を採用しても
よい。さらに、また、フィールド酸化膜，ゲート酸化
膜，酸化シリコン膜スペーサ等は、酸化シリコン膜以外
の他の絶縁膜を用いてもよい。
【００３３】本発明の第３の実施の形態は、チタンシリ
サイド膜を下層とし，Ｔｉ−Ｓｉ−Ｎ膜を上層とした積
層導電体膜からなる配線を有する半導体装置に関するも
のである。
サイド膜を下層とし，Ｔｉ−Ｓｉ−Ｎ膜を上層とした積
層導電体膜からなる配線を有する半導体装置に関するも
のである。
【００３４】半導体装置の製造工程の断面模式図である
図５を参照すると、本発明の第３の実施の形態による半
導体装置の配線は、以下のとおりに形成されている。
図５を参照すると、本発明の第３の実施の形態による半
導体装置の配線は、以下のとおりに形成されている。
【００３５】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にはフィールド酸化膜１０２が形成され、素
子形成領域にはゲート酸化膜１０３が形成される。さら
にＮ+ 型拡散層１１４等を含んでなる半導体素子（図に
明示せず）が形成され、全面を覆う層間絶縁膜１２２が
形成される。Ｎ+ 型拡散層１１４等に達するコンタクト
孔１２３が層間絶縁膜に形成された後、Ｐ型シリコン基
板１０１がスパッタ装置に挿入され、アルゴンガスによ
りチタンシリサイド・ターゲットがスパッタされて、膜
厚９０ｎｍ程度のチタンシリサイド膜１２５が形成され
る。このチタンシリサイド膜１２５の組成もＴｉＳｉ2
よりシリコン・リッチ（ＴｉＳｉ2+X ；０〈Ｘ〈１）に
なっており、これの結晶構造は非晶質もしくはＣ４９結
晶構造になっている。引き続いて（同一のスパッタ装置
内において）、窒素ガスとアルゴンガスとの混合ガスを
プラズマ化して上記タングステンシリサイド・ターゲッ
トをスパッタすることにより、チタンシリサイド膜１２
５の表面を覆う膜厚１５ｎｍ程度のＴｉ−Ｓｉ−Ｎ膜１
２７が形成される。このとき、この混合ガスに対する窒
素ガスの流量比は例えば９％程度である。これにより、
チタンシリサイド膜１２５にＴｉ−Ｓｉ−Ｎ膜１２７が
載置した積層導電体膜が形成される〔図５（ａ）〕。
子分離領域にはフィールド酸化膜１０２が形成され、素
子形成領域にはゲート酸化膜１０３が形成される。さら
にＮ+ 型拡散層１１４等を含んでなる半導体素子（図に
明示せず）が形成され、全面を覆う層間絶縁膜１２２が
形成される。Ｎ+ 型拡散層１１４等に達するコンタクト
孔１２３が層間絶縁膜に形成された後、Ｐ型シリコン基
板１０１がスパッタ装置に挿入され、アルゴンガスによ
りチタンシリサイド・ターゲットがスパッタされて、膜
厚９０ｎｍ程度のチタンシリサイド膜１２５が形成され
る。このチタンシリサイド膜１２５の組成もＴｉＳｉ2
よりシリコン・リッチ（ＴｉＳｉ2+X ；０〈Ｘ〈１）に
なっており、これの結晶構造は非晶質もしくはＣ４９結
晶構造になっている。引き続いて（同一のスパッタ装置
内において）、窒素ガスとアルゴンガスとの混合ガスを
プラズマ化して上記タングステンシリサイド・ターゲッ
トをスパッタすることにより、チタンシリサイド膜１２
５の表面を覆う膜厚１５ｎｍ程度のＴｉ−Ｓｉ−Ｎ膜１
２７が形成される。このとき、この混合ガスに対する窒
素ガスの流量比は例えば９％程度である。これにより、
チタンシリサイド膜１２５にＴｉ−Ｓｉ−Ｎ膜１２７が
載置した積層導電体膜が形成される〔図５（ａ）〕。
【００３６】なお必要に応じて、チタンシリサイド膜１
２５の形成に先だって、少なくとも上記コンタクト孔１
２３を充填するような姿態を有して、ｉｎ−ｓｉｔｕで
Ｎ+型の多結晶もしくは非晶質のシリコン膜を形成して
おいてもよい。
２５の形成に先だって、少なくとも上記コンタクト孔１
２３を充填するような姿態を有して、ｉｎ−ｓｉｔｕで
Ｎ+型の多結晶もしくは非晶質のシリコン膜を形成して
おいてもよい。
【００３７】次に、例えば８５０℃，１０秒間程度のＲ
ＴＡが施される。これにより、チタンシリサイド膜１２
５はＣ５４結晶構造のチタンシリサイド膜１２６に相転
移し、Ｔｉ−Ｓｉ−Ｎ膜１２７はＴｉ−Ｓｉ−Ｎ膜１２
８に変換される〔図５（ｂ）〕。
ＴＡが施される。これにより、チタンシリサイド膜１２
５はＣ５４結晶構造のチタンシリサイド膜１２６に相転
移し、Ｔｉ−Ｓｉ−Ｎ膜１２７はＴｉ−Ｓｉ−Ｎ膜１２
８に変換される〔図５（ｂ）〕。
【００３８】続いて、例えばＨＢｒ＋Ｃｌ2 をエッチン
グガスに用いたＲＩＥにより上記積層導電体膜がパター
ニングされ、チタンシリサイド膜１２６ａにＴｉ−Ｓｉ
−Ｎ膜１２８ａが載置さた積層導電体膜からなる配線１
２９が形成される〔図５（ｃ）〕。さらに（図示は省略
するが）、第２の層間絶縁膜等の形成が行なわれ、本第
３の実施の形態による半導体装置が形成される。本第３
の実施の形態においても、配線１２９の第２の層間絶縁
膜との間の密着性に問題は生じない。
グガスに用いたＲＩＥにより上記積層導電体膜がパター
ニングされ、チタンシリサイド膜１２６ａにＴｉ−Ｓｉ
−Ｎ膜１２８ａが載置さた積層導電体膜からなる配線１
２９が形成される〔図５（ｃ）〕。さらに（図示は省略
するが）、第２の層間絶縁膜等の形成が行なわれ、本第
３の実施の形態による半導体装置が形成される。本第３
の実施の形態においても、配線１２９の第２の層間絶縁
膜との間の密着性に問題は生じない。
【００３９】本第３の実施の形態においても、チタンシ
リサイド膜のＣ５４結晶構造への相転移に際して、Ｔｉ
−Ｓｉ−Ｎ膜の存在により、タングステンシリサイド膜
１２７の正方晶系への（大きなグレインサイズになるよ
うな）グレイン成長が抑制される。これらのこと等か
ら、配線１２９も、上記第１の実施の形態により得られ
た配線，電極と同様に、半導体装置の微細化に寄与し，
耐熱性および耐酸化性に優れた配線となる。
リサイド膜のＣ５４結晶構造への相転移に際して、Ｔｉ
−Ｓｉ−Ｎ膜の存在により、タングステンシリサイド膜
１２７の正方晶系への（大きなグレインサイズになるよ
うな）グレイン成長が抑制される。これらのこと等か
ら、配線１２９も、上記第１の実施の形態により得られ
た配線，電極と同様に、半導体装置の微細化に寄与し，
耐熱性および耐酸化性に優れた配線となる。
【００４０】半導体装置の製造工程の断面模式図である
図６を参照すると、本第４の実施の形態は、次のとおり
になっている。
図６を参照すると、本第４の実施の形態は、次のとおり
になっている。
【００４１】まず、上記第３の実施の形態と同様に、層
間絶縁膜１２２，コンタクト孔（図示せず）等までが形
成される。続いて、上記第３の実施の形態と同様に、チ
タンシリサイド膜１２５Ａ，Ｔｉ−Ｓｉ−Ｎ膜１２７
Ａ，チタンシリサイド膜１２５Ｂ，Ｔｉ−Ｓｉ−Ｎ膜１
２７Ｂ，チタンシリサイド膜１２５ＣおよびＴｉ−Ｓｉ
−Ｎ膜１２７Ｃが順次形成される。タングズテンシリサ
イド膜１２５Ａ，１２５Ｂ，１２５Ｃの膜厚はそれぞれ
３０ｎｍ程度であり、Ｔｉ−Ｓｉ−Ｎ膜１２７Ａ，１２
７Ｂ，１２７Ｃの膜厚はそれぞれ５ｎｍ程度である〔図
６（ａ）〕。
間絶縁膜１２２，コンタクト孔（図示せず）等までが形
成される。続いて、上記第３の実施の形態と同様に、チ
タンシリサイド膜１２５Ａ，Ｔｉ−Ｓｉ−Ｎ膜１２７
Ａ，チタンシリサイド膜１２５Ｂ，Ｔｉ−Ｓｉ−Ｎ膜１
２７Ｂ，チタンシリサイド膜１２５ＣおよびＴｉ−Ｓｉ
−Ｎ膜１２７Ｃが順次形成される。タングズテンシリサ
イド膜１２５Ａ，１２５Ｂ，１２５Ｃの膜厚はそれぞれ
３０ｎｍ程度であり、Ｔｉ−Ｓｉ−Ｎ膜１２７Ａ，１２
７Ｂ，１２７Ｃの膜厚はそれぞれ５ｎｍ程度である〔図
６（ａ）〕。
【００４２】次に、本第３の実施の形態と同様に、例え
ば８５０℃，１０秒間程度のＲＴＡが施される。これに
より、チタンシリサイド膜１２５Ａ，Ｔｉ−Ｓｉ−Ｎ膜
１２７Ａ，チタンシリサイド膜１２５Ｂ，Ｔｉ−Ｓｉ−
Ｎ膜１２７Ｂ，チタンシリサイド膜１２５ＣおよびＴｉ
−Ｓｉ−Ｎ膜１２７Ｃは、それぞれチタンシリサイド膜
１２６Ａ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ａ，チタンシリサイ
ド膜１２６Ｂ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ｂ，チタンシリ
サイド膜１２６ＣおよびＴｉ−Ｓｉ−Ｎ膜１２８に変換
されて、Ｃ５４結晶構造のチタンシリサイド膜とＴｉ−
Ｓｉ−Ｎ膜とが交互に積層されてなる積層導電体膜が形
成される〔図６（ｂ）〕。
ば８５０℃，１０秒間程度のＲＴＡが施される。これに
より、チタンシリサイド膜１２５Ａ，Ｔｉ−Ｓｉ−Ｎ膜
１２７Ａ，チタンシリサイド膜１２５Ｂ，Ｔｉ−Ｓｉ−
Ｎ膜１２７Ｂ，チタンシリサイド膜１２５ＣおよびＴｉ
−Ｓｉ−Ｎ膜１２７Ｃは、それぞれチタンシリサイド膜
１２６Ａ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ａ，チタンシリサイ
ド膜１２６Ｂ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ｂ，チタンシリ
サイド膜１２６ＣおよびＴｉ−Ｓｉ−Ｎ膜１２８に変換
されて、Ｃ５４結晶構造のチタンシリサイド膜とＴｉ−
Ｓｉ−Ｎ膜とが交互に積層されてなる積層導電体膜が形
成される〔図６（ｂ）〕。
【００４３】続いて、本第３の実施の形態と同様に、上
記積層導電体膜がパターニングされて、チタンシリサイ
ド膜１２６Ａａ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ａａ，チタン
シリサイド膜１２６Ｂａ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ｂ
ａ，チタンシリサイド膜１２６ＣａおよびＴｉ−Ｓｉ−
Ｎ膜１２８Ｃａから構成された積層導電体膜からなる配
線１２９ａが形成される〔図６（ｃ）〕。さらに（図示
は省略するが）、第２の層間絶縁膜等の形成が行なわ
れ、本第４の実施の形態による半導体装置が形成され
る。本第３の実施の形態においても、配線１２９ａの第
２の層間絶縁膜との間の密着性に問題は生じない。
記積層導電体膜がパターニングされて、チタンシリサイ
ド膜１２６Ａａ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ａａ，チタン
シリサイド膜１２６Ｂａ，Ｔｉ−Ｓｉ−Ｎ膜１２８Ｂ
ａ，チタンシリサイド膜１２６ＣａおよびＴｉ−Ｓｉ−
Ｎ膜１２８Ｃａから構成された積層導電体膜からなる配
線１２９ａが形成される〔図６（ｃ）〕。さらに（図示
は省略するが）、第２の層間絶縁膜等の形成が行なわ
れ、本第４の実施の形態による半導体装置が形成され
る。本第３の実施の形態においても、配線１２９ａの第
２の層間絶縁膜との間の密着性に問題は生じない。
【００４４】本第２の実施の形態の本第２の実施例で
は、タングズテンシリサイド膜１２５Ａ，１２５Ｂ，１
２５Ｃの膜厚は本第２の実施の形態の上記第１の実施例
におけるチタンシリサイド膜１２５を膜厚より薄く、さ
らに、チタンシリサイド膜１２５Ｂ，１２５Ｃの上面並
びに底面はそれぞれＴｉ−Ｓｉ−Ｎ膜に直接に接続され
ている。このため、本第４の実施の形態の配線１２９ａ
を構成するチタンシリサイド膜１２６Ａａ，１２６Ｂ
ａ，１２６Ｃａのグレインサイズは、上記第３の実施の
形態の配線１２９を構成するチタンシリサイド膜１２６
ａのグレインサイズよりさらに小さくすることが容易に
なり、配線１２９ａの耐熱性（および加工性）は配線１
２９の耐熱性（および加工性）より優れたものになる。
は、タングズテンシリサイド膜１２５Ａ，１２５Ｂ，１
２５Ｃの膜厚は本第２の実施の形態の上記第１の実施例
におけるチタンシリサイド膜１２５を膜厚より薄く、さ
らに、チタンシリサイド膜１２５Ｂ，１２５Ｃの上面並
びに底面はそれぞれＴｉ−Ｓｉ−Ｎ膜に直接に接続され
ている。このため、本第４の実施の形態の配線１２９ａ
を構成するチタンシリサイド膜１２６Ａａ，１２６Ｂ
ａ，１２６Ｃａのグレインサイズは、上記第３の実施の
形態の配線１２９を構成するチタンシリサイド膜１２６
ａのグレインサイズよりさらに小さくすることが容易に
なり、配線１２９ａの耐熱性（および加工性）は配線１
２９の耐熱性（および加工性）より優れたものになる。
【００４５】上記第４の実施の形態におけるチタンシリ
サイド膜とＴｉ−Ｓｉ−Ｎ膜とを交互に積層する手法
は、上記第１，第２，第３の実施の形態にも適用でき
る。これとは逆に上記第１の実施の形態を本第４の実施
の形態に組み入れて、チタンシリサイド膜とＴｉ−Ｓｉ
−Ｎ膜とからなる積層導電体膜の下に所要導電型の（最
終的には）多結晶のシリコン膜を設けることも可能であ
る。さらには上記第２の実施の形態を組み入れて、上記
積層導電体膜からなる上記配線において，チタンシリサ
イド膜の側面に選択的に窒化チタン膜を設けることも可
能である。
サイド膜とＴｉ−Ｓｉ−Ｎ膜とを交互に積層する手法
は、上記第１，第２，第３の実施の形態にも適用でき
る。これとは逆に上記第１の実施の形態を本第４の実施
の形態に組み入れて、チタンシリサイド膜とＴｉ−Ｓｉ
−Ｎ膜とからなる積層導電体膜の下に所要導電型の（最
終的には）多結晶のシリコン膜を設けることも可能であ
る。さらには上記第２の実施の形態を組み入れて、上記
積層導電体膜からなる上記配線において，チタンシリサ
イド膜の側面に選択的に窒化チタン膜を設けることも可
能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、チ
タンシリサイド膜を下層とし，Ｔｉ−Ｓｉ−Ｎ膜を上層
とした積層導電体膜を含んでなる配線，電極の形成が、
上記チタンシリサイド膜の相転移の後に行なわれてい
る。このため上記配線，電極の上面はＴｉ−Ｓｉ−Ｎ膜
からなり、これら配線，電極と（これら配線，電極を覆
う）層間絶縁膜との間の密着性が改善される。さらに、
配線，電極を構成する上記チタンシリサイド膜がグレイ
ンサイズの小さな低抵抗相の結晶構造からなることにな
り、微細化に適し、かつ、耐熱性と耐酸化性とのを兼ね
備えた配線，電極を得ることが容易になる。
タンシリサイド膜を下層とし，Ｔｉ−Ｓｉ−Ｎ膜を上層
とした積層導電体膜を含んでなる配線，電極の形成が、
上記チタンシリサイド膜の相転移の後に行なわれてい
る。このため上記配線，電極の上面はＴｉ−Ｓｉ−Ｎ膜
からなり、これら配線，電極と（これら配線，電極を覆
う）層間絶縁膜との間の密着性が改善される。さらに、
配線，電極を構成する上記チタンシリサイド膜がグレイ
ンサイズの小さな低抵抗相の結晶構造からなることにな
り、微細化に適し、かつ、耐熱性と耐酸化性とのを兼ね
備えた配線，電極を得ることが容易になる。
【図１】本発明の第１の実施の形態の製造工程の断面模
式図である。
式図である。
【図２】上記第１の実施の形態の効果を説明するための
図であり、チタンシリサイド膜を含んでなる配線の層抵
抗の配線幅依存性を示すグラフである。
図であり、チタンシリサイド膜を含んでなる配線の層抵
抗の配線幅依存性を示すグラフである。
【図３】上記第１の実施の形態の効果を説明するための
図であり、Ｔｉ−Ｓｉ−Ｎ膜の層抵抗の窒素ガス流量比
依存性を示すグラフである。
図であり、Ｔｉ−Ｓｉ−Ｎ膜の層抵抗の窒素ガス流量比
依存性を示すグラフである。
【図４】本発明の第２の実施の形態の製造工程の断面模
式図である。
式図である。
【図５】本発明の第３の実施の形態の製造工程の断面模
式図である。
式図である。
【図６】本発明の第４の実施の形態の製造工程の断面模
式図である。
式図である。
【図７】従来の半導体装置の製造工程の断面模式図であ
る。
る。
【図８】上記従来の半導体装置の問題点を説明するため
の図であり、チタンポリサイド膜からなる配線の層抵抗
の配線幅依存性を示すグラフである。
の図であり、チタンポリサイド膜からなる配線の層抵抗
の配線幅依存性を示すグラフである。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化膜 １０４，１０４ａ，２０４，２０４ａ Ｎ+ 型多結晶
シリコン膜 １０５，１０６，１０６ａ，１２５，１２５Ａ〜１２５
Ｃ，１２６，１２６Ａ，１２６Ａａ，１２６Ｂ，１２６
Ｂａ，１２６Ｃａ，１２６ａ，２０５，２０５ａ，２０
６ チタンシリサイド膜 １０７，１０８，１０８ａ，１２７，１２７Ａ〜１２７
Ｃ，１２８，１２８Ａ，１２８Ａａ，１２８Ｂ，１２８
Ｂａ，１２８Ｃａ，１２８ａ Ｔｉ−Ｓｉ−Ｎ膜 １０９，１０９ａ，２０９ ゲート電極 １１１，２１１ Ｎ- 型拡散層 １１３，２１３ 酸化シリコン膜スペーサ １１４，２１４ Ｎ+ 型拡散層 １１５，２１５ Ｎ型ソース・ドレイン領域 １１８ 窒化チタン膜 １２２ 層間絶縁膜 １２３ コンタクト孔 １２９，１２９ａ 配線 ２１２ 酸化シリコン膜
シリコン膜 １０５，１０６，１０６ａ，１２５，１２５Ａ〜１２５
Ｃ，１２６，１２６Ａ，１２６Ａａ，１２６Ｂ，１２６
Ｂａ，１２６Ｃａ，１２６ａ，２０５，２０５ａ，２０
６ チタンシリサイド膜 １０７，１０８，１０８ａ，１２７，１２７Ａ〜１２７
Ｃ，１２８，１２８Ａ，１２８Ａａ，１２８Ｂ，１２８
Ｂａ，１２８Ｃａ，１２８ａ Ｔｉ−Ｓｉ−Ｎ膜 １０９，１０９ａ，２０９ ゲート電極 １１１，２１１ Ｎ- 型拡散層 １１３，２１３ 酸化シリコン膜スペーサ １１４，２１４ Ｎ+ 型拡散層 １１５，２１５ Ｎ型ソース・ドレイン領域 １１８ 窒化チタン膜 １２２ 層間絶縁膜 １２３ コンタクト孔 １２９，１２９ａ 配線 ２１２ 酸化シリコン膜
Claims (9)
- 【請求項１】 チタンシリサイド膜を下層とし，チタン
とシリコンとの複合窒化物膜（Ｔｉ−Ｓｉ−Ｎ膜と記
す）を上層とした積層導電体膜を少なくとも含んでなる
配線を有することを特徴とする半導体装置。 - 【請求項２】 前記積層導電体膜が、前記チタンシリサ
イド膜を最下層とし，該チタンシリサイド膜と前記Ｔｉ
−Ｓｉ−Ｎ膜とを交互に積層し，該Ｔｉ−Ｓｉ−Ｎ膜を
最上層としてなることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 所要導電型の多結晶シリコン膜の表面に
前記積層導電体膜が載置された複合導電体膜から前記配
線が形成されていることを特徴とする請求項１あるいは
請求項２記載の半導体装置。 - 【請求項４】 前記半導体装置がＭＯＳトランジスタを
含んで構成され、該ＭＯＳトランジスタのゲート電極が
前記複合導電体膜からなる前記配線により構成され、該
ゲート電極の側面が酸化シリコン膜スペーサにより覆わ
れていることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記ゲート電極を構成する前記チタンシ
リサイド膜の側面には、窒化チタン膜が設けられている
ことを特徴とする請求項４記載の半導体装置。 - 【請求項６】 シリコン基板の表面に設けられた絶縁膜
の表面に、不活性ガスを用いてチタンシリサイド・ター
ゲットをスパッタするによりチタンシリサイド膜を堆積
し、さらに窒素ガスと該不活性ガスとの混合ガスをプラ
ズマ化して該チタンシリサイド・ターゲットをスパッタ
することによりチタンとシリコンとの複合窒化物膜（Ｔ
ｉ−Ｓｉ−Ｎ膜）を形成して該チタンシリサイド膜の表
面を直接に覆い，該チタンシリサイド膜とＴｉ−Ｓｉ−
Ｎ膜とからなる積層導電体膜を形成する工程と、 熱処理により、前記チタンシリサイド膜を低抵抗相であ
るＣ５４結晶構造に相転移させる工程と、 前記積層導電体膜をパターニングして配線を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記混合ガスにおける前記窒素ガスの流
量比が高々２０％であることを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項８】 前記積層導電体膜の形成に先だって、前
記絶縁膜の表面を直接に覆う所要導電型の非晶質シリコ
ン膜ないしは所要導電型の多結晶シリコン膜を形成する
工程を有することを特徴とする請求項６もしくは請求項
７記載の半導体装置の製造方法。 - 【請求項９】 前記配線を形成した後、窒素雰囲気によ
る処理により、該配線を構成する前記チタンシリサイド
膜の側面に窒化チタン膜を形成する工程を有することを
特徴とする請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19577497A JP3144350B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19577497A JP3144350B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140515A true JPH1140515A (ja) | 1999-02-12 |
| JP3144350B2 JP3144350B2 (ja) | 2001-03-12 |
Family
ID=16346752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19577497A Expired - Fee Related JP3144350B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144350B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145474A (ja) * | 1997-08-16 | 1999-05-28 | Samsung Electron Co Ltd | 半導体装置のゲート電極形成方法 |
| US6358846B1 (en) * | 1999-05-20 | 2002-03-19 | Nec Corporation | Method of fabricating semiconductor device with polycide gate structure |
| US6579789B2 (en) * | 2000-06-30 | 2003-06-17 | Hynix Semiconductor Inc. | Method for fabricating metal wiring and the metal wiring |
| KR100755636B1 (ko) * | 2001-06-29 | 2007-09-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| WO2007116982A1 (ja) * | 2006-04-06 | 2007-10-18 | Nec Corporation | 半導体装置及びその製造方法 |
| US9299854B2 (en) | 2013-02-25 | 2016-03-29 | Renesas Electronics Corporation | Patterning a conductive film in a manufacturing method of semiconductor device |
-
1997
- 1997-07-22 JP JP19577497A patent/JP3144350B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11145474A (ja) * | 1997-08-16 | 1999-05-28 | Samsung Electron Co Ltd | 半導体装置のゲート電極形成方法 |
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| JP5195421B2 (ja) * | 2006-04-06 | 2013-05-08 | 日本電気株式会社 | 半導体装置 |
| US9299854B2 (en) | 2013-02-25 | 2016-03-29 | Renesas Electronics Corporation | Patterning a conductive film in a manufacturing method of semiconductor device |
| US9780232B2 (en) | 2013-02-25 | 2017-10-03 | Renesas Electronics Corporation | Memory semiconductor device with peripheral circuit multi-layer conductive film gate electrode and method of manufacture |
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| Publication number | Publication date |
|---|---|
| JP3144350B2 (ja) | 2001-03-12 |
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| Date | Code | Title | Description |
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