JP2000100972A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 62
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 230000008018 melting Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 abstract description 9
- 239000010937 tungsten Substances 0.000 abstract description 9
- 230000003068 static effect Effects 0.000 abstract description 8
- 229910011208 Ti—N Inorganic materials 0.000 abstract description 5
- 229910045601 alloy Inorganic materials 0.000 abstract description 5
- 239000000956 alloy Substances 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 3
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】高抵抗多結晶シリコンと接続するＭＯＳトラン
ジスタの拡散層及びトランジスタゲートに接続する配線
から、高抵抗多結晶シリコンへ不純物が拡散する現象を
抑える事を目的とする。 【解決手段】不純物を含んだ第１多結晶シリコン層又は
低抵抗の単結晶シリコン層と高抵抗素子を形成する不純
物を含まない第２多結晶シリコン層とを接続する接続領
域において、前記第２多結晶シリコン層形成後、高融点
金属又は金属配線により接続を得る。 【効果】不純物の拡散はなくなり、安定した高抵抗多結
晶シリコンを有した高集積、低消費電力のスタティック
ＲＡＭを提供できる。
ジスタの拡散層及びトランジスタゲートに接続する配線
から、高抵抗多結晶シリコンへ不純物が拡散する現象を
抑える事を目的とする。 【解決手段】不純物を含んだ第１多結晶シリコン層又は
低抵抗の単結晶シリコン層と高抵抗素子を形成する不純
物を含まない第２多結晶シリコン層とを接続する接続領
域において、前記第２多結晶シリコン層形成後、高融点
金属又は金属配線により接続を得る。 【効果】不純物の拡散はなくなり、安定した高抵抗多結
晶シリコンを有した高集積、低消費電力のスタティック
ＲＡＭを提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は多結晶シリコン高抵
抗素子を含む半導体装置に関する。
抗素子を含む半導体装置に関する。
【０００２】
【従来の技術】従来の多結晶シリコン高抵抗素子を含む
半導体装置の断面構造は、例えばスタティクＲＡＭを例
にとれば以下の通りである。図３に示されているスタテ
ィックＲＡＭの負荷抵抗Ｒ１，Ｒ２には、高抵抗多結晶
シリコンが最も一般的に用いられていた。この多結晶シ
リコンは減圧気相成長法（ＬＰＣＶＤ）による堆積と、
フォトリソグラフィ及びドライエッチングを用いた微細
加工を行う事により図４に示されているように例えばＭ
ＯＳトランジスタ上の層間絶縁膜上に形成されていた。
又、高抵抗多結晶シリコンの抵抗値はメモリの待機時の
消費電力を小さくする為に１０10〜１０13Ωに高くする
必要があり、高抵抗部の多結晶シリコンにはイオン打ち
込み等により１０11〜１０12ｃｍ-3のごくわずかの不純
物を添加するか、又は不純物を全く添加しないで上記の
高抵抗値が達成されていた。また同図に示されているよ
うに、高抵抗多結晶シリコンの両端には高抵抗部と同一
の多結晶シリコン膜に１０15〜１０16ｃｍ-3の濃度で不
純物を添加し低抵抗部が形成されており、ＭＯＳトラン
ジスタの拡散層及びトランジスタゲートに接続する配線
や、高抵抗部どうしを接続する配線として用いられてい
た。多結晶シリコン膜の高抵抗部と低抵抗部は、フォト
リソグラフィとイオン打ち込み法や、不純物の熱拡散法
を用いて高濃度不純物領域を限定する事により形成され
ていた。
半導体装置の断面構造は、例えばスタティクＲＡＭを例
にとれば以下の通りである。図３に示されているスタテ
ィックＲＡＭの負荷抵抗Ｒ１，Ｒ２には、高抵抗多結晶
シリコンが最も一般的に用いられていた。この多結晶シ
リコンは減圧気相成長法（ＬＰＣＶＤ）による堆積と、
フォトリソグラフィ及びドライエッチングを用いた微細
加工を行う事により図４に示されているように例えばＭ
ＯＳトランジスタ上の層間絶縁膜上に形成されていた。
又、高抵抗多結晶シリコンの抵抗値はメモリの待機時の
消費電力を小さくする為に１０10〜１０13Ωに高くする
必要があり、高抵抗部の多結晶シリコンにはイオン打ち
込み等により１０11〜１０12ｃｍ-3のごくわずかの不純
物を添加するか、又は不純物を全く添加しないで上記の
高抵抗値が達成されていた。また同図に示されているよ
うに、高抵抗多結晶シリコンの両端には高抵抗部と同一
の多結晶シリコン膜に１０15〜１０16ｃｍ-3の濃度で不
純物を添加し低抵抗部が形成されており、ＭＯＳトラン
ジスタの拡散層及びトランジスタゲートに接続する配線
や、高抵抗部どうしを接続する配線として用いられてい
た。多結晶シリコン膜の高抵抗部と低抵抗部は、フォト
リソグラフィとイオン打ち込み法や、不純物の熱拡散法
を用いて高濃度不純物領域を限定する事により形成され
ていた。
【０００３】一方、メモリの高集積化を目的とするメモ
リセル面積の低減の為には高抵抗素子に関して述べれば
高抵抗の長さｌ、幅ｗを縮小する事が必要である。なお
高抵抗部の長さｌを短くすると高抵抗素子の抵抗値が低
下するが、幅ｗもほぼ同じ割合で縮小することによりｌ
／ｗが一定となり抵抗値の低下を防ぐ事が出来た。
リセル面積の低減の為には高抵抗素子に関して述べれば
高抵抗の長さｌ、幅ｗを縮小する事が必要である。なお
高抵抗部の長さｌを短くすると高抵抗素子の抵抗値が低
下するが、幅ｗもほぼ同じ割合で縮小することによりｌ
／ｗが一定となり抵抗値の低下を防ぐ事が出来た。
【０００４】
【発明が解決しようとする課題】上記従来技術では高抵
抗多結晶シリコンの長さを短くする場合に、高抵抗多結
晶シリコンと接続するＭＯＳトランジスタの拡散層及び
トランジスタゲートに接続する配線からの不純物の拡散
により、高抵抗多結晶シリコンにまで不純物が入り込
み、その結果パンチスルー現象を起こし易くなり過大な
電流が高抵抗多結晶シリコンに流れるという問題があっ
た。又、この不純物の拡散は、高抵抗多結晶シリコンと
ＭＯＳトランジスタの拡散層及びトランジスタゲートが
接触した後の熱工程が多ければ多いほど起こりやすくな
る。この問題を解決する為に、２層の高抵抗多結晶シリ
コン膜を用いてそれぞれの膜を端部で接続することによ
り高抵抗多結晶シリコンの実効的な長さを長くする事が
可能になり、しかも高抵抗素子の所要面積を縮小する事
が可能となった。しかし上記従来例による高抵抗素子で
は、製造工程の増加、縦構造における段差を高くすると
いう問題がある。
抗多結晶シリコンの長さを短くする場合に、高抵抗多結
晶シリコンと接続するＭＯＳトランジスタの拡散層及び
トランジスタゲートに接続する配線からの不純物の拡散
により、高抵抗多結晶シリコンにまで不純物が入り込
み、その結果パンチスルー現象を起こし易くなり過大な
電流が高抵抗多結晶シリコンに流れるという問題があっ
た。又、この不純物の拡散は、高抵抗多結晶シリコンと
ＭＯＳトランジスタの拡散層及びトランジスタゲートが
接触した後の熱工程が多ければ多いほど起こりやすくな
る。この問題を解決する為に、２層の高抵抗多結晶シリ
コン膜を用いてそれぞれの膜を端部で接続することによ
り高抵抗多結晶シリコンの実効的な長さを長くする事が
可能になり、しかも高抵抗素子の所要面積を縮小する事
が可能となった。しかし上記従来例による高抵抗素子で
は、製造工程の増加、縦構造における段差を高くすると
いう問題がある。
【０００５】本発明の目的は上記問題を解決し、高抵抗
多結晶シリコンと接続するＭＯＳトランジスタの拡散層
及びトランジスタゲートに接続する配線からの不純物の
拡散を抑え、安定した高抵抗多結晶シリコンを有した高
集積、低消費電力のスタティックＲＡＭを提供すること
にある。
多結晶シリコンと接続するＭＯＳトランジスタの拡散層
及びトランジスタゲートに接続する配線からの不純物の
拡散を抑え、安定した高抵抗多結晶シリコンを有した高
集積、低消費電力のスタティックＲＡＭを提供すること
にある。
【０００６】
【課題を解決するための手段】不純物を含んだ第１多結
晶シリコン層又は低抵抗の単結晶シリコン層と高抵抗素
子を形成する不純物を含まない第２多結晶シリコン層と
を接続する接続領域において、前記第２多結晶シリコン
層形成後、高融点金属又は金属配線により接続を得る事
を特徴とする。
晶シリコン層又は低抵抗の単結晶シリコン層と高抵抗素
子を形成する不純物を含まない第２多結晶シリコン層と
を接続する接続領域において、前記第２多結晶シリコン
層形成後、高融点金属又は金属配線により接続を得る事
を特徴とする。
【０００７】
【作用】不純物を含んだ第１多結晶シリコン層又は低抵
抗の単結晶シリコン層と高抵抗素子を形成する不純物を
含まない第２多結晶シリコン層との接続は、主要熱工程
の処理後に行われ、又接続が高融点金属又は金属配線に
より行われる為、不純物の拡散はなくなり、安定した高
抵抗多結晶シリコンを有した高集積、低消費電力のスタ
ティックＲＡＭを提供できる。
抗の単結晶シリコン層と高抵抗素子を形成する不純物を
含まない第２多結晶シリコン層との接続は、主要熱工程
の処理後に行われ、又接続が高融点金属又は金属配線に
より行われる為、不純物の拡散はなくなり、安定した高
抵抗多結晶シリコンを有した高集積、低消費電力のスタ
ティックＲＡＭを提供できる。
【０００８】
【発明の実施の形態】以下図面により詳細に本発明の実
施例を説明する。
施例を説明する。
【０００９】図１は、本発明の高抵抗多結晶シリコンを
有する半導体装置の構造を表す断面図である。
有する半導体装置の構造を表す断面図である。
【００１０】半導体基板１０１にｐ型ウェル１０２が形
成されており、前記ｐ型ウェル１０２上にフィールド絶
縁膜１０３が形成されており、前記ｐ型ウェル１０２上
に第１絶縁膜（トランジスタゲート絶縁膜）１０４が形
成されており、前記第１絶縁膜１０３上に高融点金属シ
リサイド（トランジスタゲート）１０５が形成されてお
り、前記ｐ型ウェル１０２にｎ＋拡散層１０６が形成さ
れており、前記高融点金属シリサイド１０５上に第２絶
縁膜１０７が形成されている。そして、前記第２絶縁膜
１０７上に高抵抗多結晶シリコン膜（高抵抗負荷）１０
８、低抵抗多結晶シリコン膜１０９が形成されており、
前記高抵抗多結晶シリコン膜１０８、低抵抗多結晶シリ
コン膜１０９上に第３絶縁膜１１０、第４絶縁膜１１
１、前記高融点金属シリサイド１０５と前記低抵抗多結
晶シリコン膜１０９を接続する第１金属膜１１２、第２
金属膜１１３が形成されている。
成されており、前記ｐ型ウェル１０２上にフィールド絶
縁膜１０３が形成されており、前記ｐ型ウェル１０２上
に第１絶縁膜（トランジスタゲート絶縁膜）１０４が形
成されており、前記第１絶縁膜１０３上に高融点金属シ
リサイド（トランジスタゲート）１０５が形成されてお
り、前記ｐ型ウェル１０２にｎ＋拡散層１０６が形成さ
れており、前記高融点金属シリサイド１０５上に第２絶
縁膜１０７が形成されている。そして、前記第２絶縁膜
１０７上に高抵抗多結晶シリコン膜（高抵抗負荷）１０
８、低抵抗多結晶シリコン膜１０９が形成されており、
前記高抵抗多結晶シリコン膜１０８、低抵抗多結晶シリ
コン膜１０９上に第３絶縁膜１１０、第４絶縁膜１１
１、前記高融点金属シリサイド１０５と前記低抵抗多結
晶シリコン膜１０９を接続する第１金属膜１１２、第２
金属膜１１３が形成されている。
【００１１】次に本発明の半導体装置の製造方法の１例
を図２（ａ）から図２（ｅ）により詳細に説明する。
を図２（ａ）から図２（ｅ）により詳細に説明する。
【００１２】まず、比抵抗１０Ωｃｍ程度のｎ型シリコ
ン基板２０１表面にシリコン酸化膜を形成し、シリコン
酸化膜をイオン打ち込みのマスクにしてｐ型ウェルとな
る領域にボロン原子を打ち込み、熱拡散によりｐ型ウェ
ル２０２を形成する。
ン基板２０１表面にシリコン酸化膜を形成し、シリコン
酸化膜をイオン打ち込みのマスクにしてｐ型ウェルとな
る領域にボロン原子を打ち込み、熱拡散によりｐ型ウェ
ル２０２を形成する。
【００１３】次に一度上記シリコン酸化膜を除去し新た
にシリコン酸化膜２０３を形成した後能動素子領域とな
る部分にシリコン窒化膜２０４をフォトエッチングを用
いて加工し、素子分離領域に選択的に厚さ３０００オン
グストローム〜８０００オングストロームの厚いフィー
ルド酸化膜２０５を形成する。（図２（ａ）） 次に一度シリコン酸化膜２０３、シリコン窒化膜２０４
を除去しプレ酸化を行った後、プレ酸化で形成したシリ
コン酸化膜をイオン打ち込みのマスクにしてチャネルス
トッパ層形成及びしきい値電圧調整の為にボロン原子を
打ち込む。更に前記シリコン酸化膜を除去した後、厚さ
３０〜５００オングストロームのゲート酸化膜２０６を
形成し、ゲート電極と拡散層を接続する接続孔をフォト
エッチングにより形成した後、タングステンポリサイド
電極２０７を被着した後、フォトエッチングを用いてゲ
ート電極のパターニングを行う。（図２（ｂ）） 次にｎチャネルＭＯＳトランジスタのソース、ドレイン
領域を形成するためにイオン打ち込み法によりｎ型導電
性不純物である燐元素や、砒素元素を注入した後、ＣＶ
Ｄ法を用いてシリコン酸化膜２０９を５００オングスト
ローム〜３０００オングストロームの厚さに堆積する。
次に、ＣＶＤ法により多結晶シリコン膜を形成する。前
記多結晶シリコン膜は３００オングストロームから５０
０オングストロームぐらいが適当であり、モノシランガ
スを５００度から６５０度程度で熱分解させ、多結晶シ
リコン膜を堆積させる。次に、前記多結晶シリコン膜を
高抵抗配線として用いる部分にのみフォトレジストを形
成し、これをマスクに５族の元素である燐元素や砒素な
どのｎ型導電性不純物を１×１０15から４×１０15ａｔ
ｏｍｓ／ｃｍ2程度イオン打ち込み法により注入し、前
記高抵抗配線以外の部分を低抵抗化し、高抵抗多結晶シ
リコン膜２１０、低抵抗多結晶シリコン膜２１１を形成
する。（図２（ｃ）） そして、フォト及びエッチング法により前記高抵抗多結
晶シリコン膜２１０、低抵抗多結晶シリコン膜２１１の
不要な部分を除去することにより、多結晶シリコン高抵
抗負荷を形成後する。次に前記シリコン高抵抗負荷上
に、ＣＶＤ法を用いてシリコン酸化膜２１２を５００オ
ングストローム〜２０００オングストロームの厚さに堆
積し、更にＢＰＳＧ膜を４０００オングストロームから
５０００オングストローム程度形成し９００度程度の窒
素雰囲気中で３０分程アニールを行い平坦化させる。
（図２（ｄ）） 次に、前記シリコン酸化膜２１２及び前記シリコン酸化
膜２１３を所望の形状に形成する。上記処理後、スパッ
タリング法によりＴｉ−Ｎ合金膜２１４を形成し、続い
てＣＶＤ法によりタングステン膜２１５を形成した後、
全面エッチバックする事により前記高抵抗多結晶シリコ
ン膜２１０と前記タングステンポリサイド電極２０７
を、前記Ｔｉ−Ｎ合金膜２１３及び前記タングステン膜
２１５を介して接続させる。
にシリコン酸化膜２０３を形成した後能動素子領域とな
る部分にシリコン窒化膜２０４をフォトエッチングを用
いて加工し、素子分離領域に選択的に厚さ３０００オン
グストローム〜８０００オングストロームの厚いフィー
ルド酸化膜２０５を形成する。（図２（ａ）） 次に一度シリコン酸化膜２０３、シリコン窒化膜２０４
を除去しプレ酸化を行った後、プレ酸化で形成したシリ
コン酸化膜をイオン打ち込みのマスクにしてチャネルス
トッパ層形成及びしきい値電圧調整の為にボロン原子を
打ち込む。更に前記シリコン酸化膜を除去した後、厚さ
３０〜５００オングストロームのゲート酸化膜２０６を
形成し、ゲート電極と拡散層を接続する接続孔をフォト
エッチングにより形成した後、タングステンポリサイド
電極２０７を被着した後、フォトエッチングを用いてゲ
ート電極のパターニングを行う。（図２（ｂ）） 次にｎチャネルＭＯＳトランジスタのソース、ドレイン
領域を形成するためにイオン打ち込み法によりｎ型導電
性不純物である燐元素や、砒素元素を注入した後、ＣＶ
Ｄ法を用いてシリコン酸化膜２０９を５００オングスト
ローム〜３０００オングストロームの厚さに堆積する。
次に、ＣＶＤ法により多結晶シリコン膜を形成する。前
記多結晶シリコン膜は３００オングストロームから５０
０オングストロームぐらいが適当であり、モノシランガ
スを５００度から６５０度程度で熱分解させ、多結晶シ
リコン膜を堆積させる。次に、前記多結晶シリコン膜を
高抵抗配線として用いる部分にのみフォトレジストを形
成し、これをマスクに５族の元素である燐元素や砒素な
どのｎ型導電性不純物を１×１０15から４×１０15ａｔ
ｏｍｓ／ｃｍ2程度イオン打ち込み法により注入し、前
記高抵抗配線以外の部分を低抵抗化し、高抵抗多結晶シ
リコン膜２１０、低抵抗多結晶シリコン膜２１１を形成
する。（図２（ｃ）） そして、フォト及びエッチング法により前記高抵抗多結
晶シリコン膜２１０、低抵抗多結晶シリコン膜２１１の
不要な部分を除去することにより、多結晶シリコン高抵
抗負荷を形成後する。次に前記シリコン高抵抗負荷上
に、ＣＶＤ法を用いてシリコン酸化膜２１２を５００オ
ングストローム〜２０００オングストロームの厚さに堆
積し、更にＢＰＳＧ膜を４０００オングストロームから
５０００オングストローム程度形成し９００度程度の窒
素雰囲気中で３０分程アニールを行い平坦化させる。
（図２（ｄ）） 次に、前記シリコン酸化膜２１２及び前記シリコン酸化
膜２１３を所望の形状に形成する。上記処理後、スパッ
タリング法によりＴｉ−Ｎ合金膜２１４を形成し、続い
てＣＶＤ法によりタングステン膜２１５を形成した後、
全面エッチバックする事により前記高抵抗多結晶シリコ
ン膜２１０と前記タングステンポリサイド電極２０７
を、前記Ｔｉ−Ｎ合金膜２１３及び前記タングステン膜
２１５を介して接続させる。
【００１４】以上、本発明の１実施例を具体的に説明し
たが、本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において変形し得ることは勿
論である。
たが、本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において変形し得ることは勿
論である。
【００１５】
【発明の効果】以上述べたように、本発明によれば不純
物を含んだ第１多結晶シリコン層又は低抵抗の単結晶シ
リコン層と高抵抗素子を形成する不純物を含まない第２
多結晶シリコン層との接続は、主要熱工程の処理後に行
われ、又接続が高融点金属又は金属配線により行われる
為、不純物の拡散はなくなり、安定した高抵抗多結晶シ
リコンを有した高集積、低消費電力のスタティックＲＡ
Ｍを提供できる。
物を含んだ第１多結晶シリコン層又は低抵抗の単結晶シ
リコン層と高抵抗素子を形成する不純物を含まない第２
多結晶シリコン層との接続は、主要熱工程の処理後に行
われ、又接続が高融点金属又は金属配線により行われる
為、不純物の拡散はなくなり、安定した高抵抗多結晶シ
リコンを有した高集積、低消費電力のスタティックＲＡ
Ｍを提供できる。
【図１】本発明の半導体装置を説明するための主要断面
図である。
図である。
【図２】本発明の半導体装置の製造方法を工程順に説明
するための主要断面図である。
するための主要断面図である。
【図３】従来の半導体装置（高抵抗多結晶シリコン負荷
型スタティックＲＡＭ）を説明するための回路図であ
る。
型スタティックＲＡＭ）を説明するための回路図であ
る。
【図４】従来の半導体装置を説明するための主要断面図
である。
である。
１０１ 半導体基板 １０２ ｐ型ウェル １０３ フィールド絶縁膜 １０４ 第１絶縁膜（トランジスタゲート絶縁膜） １０５ 高融点金属シリサイド（トランジスタゲート） １０６ ｎ＋拡散層 １０７ 第２絶縁膜 １０８ 高抵抗多結晶シリコン膜 １０９ 低抵抗多結晶シリコン膜 １１０ 第３絶縁膜 １１１ 第４絶縁膜 １１２ 第１金属膜 １１３ 第２金属膜 ２０１ ｎ型シリコン基板 ２０２ ｐ型ウェル ２０３ シリコン酸化膜 ２０４ シリコン窒化膜 ２０５ フィールド酸化膜 ２０６ ゲート酸化膜 ２０７ タングステンポリサイド電極 ２０８ ｎ＋拡散層 ２０９ シリコン酸化膜 ２１０ 高抵抗多結晶シリコン膜 ２１１ 低抵抗多結晶シリコン膜 ２１２ シリコン酸化膜 ２１３ ＢＰＳＧ膜 ２１４ Ｔｉ−Ｎ合金膜 ２１５ タングステン膜 Ｔ１〜Ｔ４ ＭＯＳＦＥＴ Ｒ１〜Ｒ２ 高抵抗負荷 ＷＬ ワード線 ＢＬ データ線 ＢＬ データ線 ４０１ 半導体基板 ４０２ p型ウェル ４０３ フィールド絶縁膜 ４０４ 第１絶縁膜（トランジスタゲート絶縁膜） ４０５ 高融点金属シリサイド（トランジスタゲート） ４０６ ｎ＋拡散層 ４０７ 第２絶縁膜 ４０８ 高抵抗多結晶シリコン膜 ４０９ 低抵抗多結晶シリコン膜 ４１０ 第３絶縁膜 ４１１ 第４絶縁膜
Claims (1)
- 【請求項１】不純物を含んだ第１多結晶シリコン層又は
低抵抗の単結晶シリコン層と高抵抗素子を形成する不純
物を含まない第２多結晶シリコン層とを接続する接続領
域において、前記第２多結晶シリコン層形成後、高融点
金属又は金属配線により接続を得る事を特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265415A JP2000100972A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265415A JP2000100972A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100972A true JP2000100972A (ja) | 2000-04-07 |
Family
ID=17416853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10265415A Withdrawn JP2000100972A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1142764A2 (en) | 2000-04-03 | 2001-10-10 | Nissan Motor Company, Limited | Electronic key system for vehicle |
| CN100430809C (zh) * | 2005-08-11 | 2008-11-05 | 广辉电子股份有限公司 | 液晶显示装置及其制造方法 |
-
1998
- 1998-09-18 JP JP10265415A patent/JP2000100972A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1142764A2 (en) | 2000-04-03 | 2001-10-10 | Nissan Motor Company, Limited | Electronic key system for vehicle |
| CN100430809C (zh) * | 2005-08-11 | 2008-11-05 | 广辉电子股份有限公司 | 液晶显示装置及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |