JPH07273281A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07273281A JPH07273281A JP6049494A JP6049494A JPH07273281A JP H07273281 A JPH07273281 A JP H07273281A JP 6049494 A JP6049494 A JP 6049494A JP 6049494 A JP6049494 A JP 6049494A JP H07273281 A JPH07273281 A JP H07273281A
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- capacitor
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Abstract
(57)【要約】
【目的】 キャパシタ容量の安定したキャパシタを半導
体装置内に作り込む方法を提供する。 【構成】 半導体基板上の絶縁膜上にポリシリコンより
なるキャパシタの下部電極を形成し、この電極上に誘電
体として酸化膜およびシリコン窒化膜を形成し、さら
に、上部電極としての不純物を導入したアモルファスシ
リコン層を堆積し、熱処理により大粒径ポリシリコン層
とした後に、シリサイド層を積層してポリサイド構造と
した上部電極よりなる半導体装置におけるキャパシタの
製造方法。
体装置内に作り込む方法を提供する。 【構成】 半導体基板上の絶縁膜上にポリシリコンより
なるキャパシタの下部電極を形成し、この電極上に誘電
体として酸化膜およびシリコン窒化膜を形成し、さら
に、上部電極としての不純物を導入したアモルファスシ
リコン層を堆積し、熱処理により大粒径ポリシリコン層
とした後に、シリサイド層を積層してポリサイド構造と
した上部電極よりなる半導体装置におけるキャパシタの
製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にＭＯＳ型トランジスタなどとともに半導体
装置を構成するキャパシタの製造方法に関するものであ
る。
係わり、特にＭＯＳ型トランジスタなどとともに半導体
装置を構成するキャパシタの製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置の集積度の向上に伴い、半導
体デバイスもますます微細化する中で半導体基板上に作
り込まれるキャパシタも微小な面積の中にいかに大きな
キャパシタ容量を確保するかが重要な問題となってい
る。このキャパシタ容量は、その面積に比例し、キャパ
シタ絶縁膜の膜厚に反比例する。微細化が進むことによ
ってセル面積は小さくなり当然そのセルに含まれるキャ
パシタの面積も小さくなる。これに対して、キャパシタ
容量は絶縁膜の膜厚に反比例するため、キャパシタ絶縁
膜の膜厚は半導体装置の世代交代につれて確実に薄膜化
してきている。従って、このためキャパシタ絶縁膜の膜
厚を薄膜化すると共にキャパシタ電極の低抵抗化のため
ポリシリコンとシリサイドの２層とするポリサイド構造
の電極が用いられている。
体デバイスもますます微細化する中で半導体基板上に作
り込まれるキャパシタも微小な面積の中にいかに大きな
キャパシタ容量を確保するかが重要な問題となってい
る。このキャパシタ容量は、その面積に比例し、キャパ
シタ絶縁膜の膜厚に反比例する。微細化が進むことによ
ってセル面積は小さくなり当然そのセルに含まれるキャ
パシタの面積も小さくなる。これに対して、キャパシタ
容量は絶縁膜の膜厚に反比例するため、キャパシタ絶縁
膜の膜厚は半導体装置の世代交代につれて確実に薄膜化
してきている。従って、このためキャパシタ絶縁膜の膜
厚を薄膜化すると共にキャパシタ電極の低抵抗化のため
ポリシリコンとシリサイドの２層とするポリサイド構造
の電極が用いられている。
【０００３】例えば、従来のキャパシタの製造方法の第
１の例を図２を参照して説明する。この図はキャパシタ
の下部電極としてポリサイド構造の電極を用いたキャパ
シタの製造工程を示した図である。図２（ａ）におい
て、半導体基板１上にポリシリコン膜19およびシリサイ
ド膜20を順次形成し、パターニングしてキャパシタの下
部電極を形成する。次に図２（ｂ）に示すように、この
下部電極を含む全面にキャパシタの誘電体膜となる誘電
体酸化膜４をＣＶＤ法等により形成し、さらに図２
（ｃ）に示すようにこの誘電体酸化膜４上にポリシリコ
ンからなる上部電極（ポリシリコン）21を形成し、キャ
パシタが製造される。
１の例を図２を参照して説明する。この図はキャパシタ
の下部電極としてポリサイド構造の電極を用いたキャパ
シタの製造工程を示した図である。図２（ａ）におい
て、半導体基板１上にポリシリコン膜19およびシリサイ
ド膜20を順次形成し、パターニングしてキャパシタの下
部電極を形成する。次に図２（ｂ）に示すように、この
下部電極を含む全面にキャパシタの誘電体膜となる誘電
体酸化膜４をＣＶＤ法等により形成し、さらに図２
（ｃ）に示すようにこの誘電体酸化膜４上にポリシリコ
ンからなる上部電極（ポリシリコン）21を形成し、キャ
パシタが製造される。
【０００４】次に従来のキャパシタの製造方法の第２の
例を図３を参照して説明する。この図に示す製造工程は
米国学会ＩＥＥＥの '93ＣＩＣＣ(Custom Integrated C
ircuit Conference)の資料No.24.1.に開示された製造方
法である。図３（ａ）において、半導体基板１上に絶縁
膜として酸化膜22を形成し、次に下部電極としてポリシ
リコン膜19およびキャパシタの誘電体膜となる誘電体シ
リコン窒化膜５が順次形成される。さらに、この上に上
部電極（２段階拡散）25の一部として薄いポリシリコン
膜23を形成した後、不純物として砒素As+ をイオン注入
する。次に図３（ｂ）に示すように砒素As+ が導入され
た薄いポリシリコン膜23の上に厚いポリシリコン膜24を
形成し、これに不純物としてリンＰ+ をイオン注入す
る。
例を図３を参照して説明する。この図に示す製造工程は
米国学会ＩＥＥＥの '93ＣＩＣＣ(Custom Integrated C
ircuit Conference)の資料No.24.1.に開示された製造方
法である。図３（ａ）において、半導体基板１上に絶縁
膜として酸化膜22を形成し、次に下部電極としてポリシ
リコン膜19およびキャパシタの誘電体膜となる誘電体シ
リコン窒化膜５が順次形成される。さらに、この上に上
部電極（２段階拡散）25の一部として薄いポリシリコン
膜23を形成した後、不純物として砒素As+ をイオン注入
する。次に図３（ｂ）に示すように砒素As+ が導入され
た薄いポリシリコン膜23の上に厚いポリシリコン膜24を
形成し、これに不純物としてリンＰ+ をイオン注入す
る。
【０００５】以上の工程により先に形成された薄いポリ
シリコン膜23およびその上に形成された厚いポリシリコ
ン膜24とがキャパシタの上部電極25となる。最後に図３
（ｃ）のようにパターニングしてキャパシタの上部電極
25を形成し、通常の方法による熱処理により不純物を活
性化してキャパシタが完成する。
シリコン膜23およびその上に形成された厚いポリシリコ
ン膜24とがキャパシタの上部電極25となる。最後に図３
（ｃ）のようにパターニングしてキャパシタの上部電極
25を形成し、通常の方法による熱処理により不純物を活
性化してキャパシタが完成する。
【０００６】
【発明が解決しようとする課題】従来の製造方法による
第１の例によると、キャパシタ電極としての下部電極が
ポリサイド構造を有している（前出図２参照）。これは
ＭＯＳトランジスタのゲート電極等とキャパシタの下部
電極とを共通の層として同時に形成することができるた
め、キャパシタの製造に当たり、比較的少ない工程数で
形成可能となる。
第１の例によると、キャパシタ電極としての下部電極が
ポリサイド構造を有している（前出図２参照）。これは
ＭＯＳトランジスタのゲート電極等とキャパシタの下部
電極とを共通の層として同時に形成することができるた
め、キャパシタの製造に当たり、比較的少ない工程数で
形成可能となる。
【０００７】しかし、この方法では、ポリサイド層を下
部電極とするキャパシタのみの製造にしか適用できな
い。トランジスタによっては製造工程からの制約上、先
にキャパシタの下部電極を形成しておき、上部電極をポ
リサイド層としてトランジスタの低抵抗ゲート電極と共
通して製造しなければならない場合もあり、また、キャ
パシタ絶縁膜にシリサイド膜を直接接触させないで、シ
リコン膜を介して接触させた方が絶縁膜／電極界面の微
細な凹凸が解消し、キャパシタ絶縁膜の信頼性の面から
も有利である。
部電極とするキャパシタのみの製造にしか適用できな
い。トランジスタによっては製造工程からの制約上、先
にキャパシタの下部電極を形成しておき、上部電極をポ
リサイド層としてトランジスタの低抵抗ゲート電極と共
通して製造しなければならない場合もあり、また、キャ
パシタ絶縁膜にシリサイド膜を直接接触させないで、シ
リコン膜を介して接触させた方が絶縁膜／電極界面の微
細な凹凸が解消し、キャパシタ絶縁膜の信頼性の面から
も有利である。
【０００８】しかし、上部電極をポリサイド層として製
造する場合に、単純に電極の上下を入替え、ポリサイド
層をキャパシタの上部電極として使用することは以下に
示す問題があり実施上困難である。すなわち、ポリシリ
コンの上にシリサイド層を形成し、さらに熱処理により
結晶化させポリサイド層とすると、ポリシリコン中の特
に砒素As+ やボロンＢ+ などの不純物がシリサイド層中
に拡散してしまい、上部電極のポリシリコン層と誘電体
酸化膜との接する付近の不純物濃度を十分高くすること
ができないためである。従って、ポリシリコン層／誘電
体酸化膜の界面において空乏層化し、両電極間の印加電
圧が変化するとキャパシタ容量が変動することがある。
造する場合に、単純に電極の上下を入替え、ポリサイド
層をキャパシタの上部電極として使用することは以下に
示す問題があり実施上困難である。すなわち、ポリシリ
コンの上にシリサイド層を形成し、さらに熱処理により
結晶化させポリサイド層とすると、ポリシリコン中の特
に砒素As+ やボロンＢ+ などの不純物がシリサイド層中
に拡散してしまい、上部電極のポリシリコン層と誘電体
酸化膜との接する付近の不純物濃度を十分高くすること
ができないためである。従って、ポリシリコン層／誘電
体酸化膜の界面において空乏層化し、両電極間の印加電
圧が変化するとキャパシタ容量が変動することがある。
【０００９】また、上記のポリサイド構造でポリシリコ
ン中に導入された相当量の不純物が、その後のアニール
時にシリサイド層側へ拡散してしまうことは '89 Diges
t ofSymposium on VLSI Technology,（4-2,p.29〜30）
に示されている。一方、従来の製造方法による第２の例
は、上記のキャパシタ容量の変動に対する対策を施した
技術であって、２段階で不純物を導入する理由は、上部
電極の誘電体膜近傍の不純物濃度を十分に高くして、両
電極間の印加電圧の変化によるキャパシタ容量の変動を
防止するためである。
ン中に導入された相当量の不純物が、その後のアニール
時にシリサイド層側へ拡散してしまうことは '89 Diges
t ofSymposium on VLSI Technology,（4-2,p.29〜30）
に示されている。一方、従来の製造方法による第２の例
は、上記のキャパシタ容量の変動に対する対策を施した
技術であって、２段階で不純物を導入する理由は、上部
電極の誘電体膜近傍の不純物濃度を十分に高くして、両
電極間の印加電圧の変化によるキャパシタ容量の変動を
防止するためである。
【００１０】しかし、この方法ではポリシリコン膜の堆
積および不純物導入の工程がそれぞれ２回ずつ必要であ
り、製造工程が複雑になるという問題がある。また、ポ
リシリコン膜またはシリサイド膜とキャパシタの誘電体
としての酸化膜等の絶縁膜とが直接接触している場合は
絶縁膜／電極界面に微細な凹凸があり、キャパシタ容量
を増大させるための絶縁膜の薄膜化には不利になり、キ
ャパシタ容量もバラツクという問題もあった。
積および不純物導入の工程がそれぞれ２回ずつ必要であ
り、製造工程が複雑になるという問題がある。また、ポ
リシリコン膜またはシリサイド膜とキャパシタの誘電体
としての酸化膜等の絶縁膜とが直接接触している場合は
絶縁膜／電極界面に微細な凹凸があり、キャパシタ容量
を増大させるための絶縁膜の薄膜化には不利になり、キ
ャパシタ容量もバラツクという問題もあった。
【００１１】本発明は、上記のような従来技術の有する
課題を解決した半導体装置の製造方法を提供することを
目的とする。
課題を解決した半導体装置の製造方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】本発明は上記の課題に鑑
みてなされたものであり、半導体基板上に形成するキャ
パシタのポリサイド構造を有する上部電極を構成する下
層部のポリシリコンを大粒径ポリシリコンとすることに
より達成される。この下層部のポリシリコンを大粒径ポ
リシリコンとするためには、まず初めにキャパシタの誘
電体層上にアモルファスシリコン層を堆積させる。この
ときアモルファスシリコン層に不純物を導入するに際
し、アモルファスシリコン層を堆積させた後、不純物を
導入する方法と、不純物を導入しながらアモルファスシ
リコン層を堆積する方法とがある。
みてなされたものであり、半導体基板上に形成するキャ
パシタのポリサイド構造を有する上部電極を構成する下
層部のポリシリコンを大粒径ポリシリコンとすることに
より達成される。この下層部のポリシリコンを大粒径ポ
リシリコンとするためには、まず初めにキャパシタの誘
電体層上にアモルファスシリコン層を堆積させる。この
ときアモルファスシリコン層に不純物を導入するに際
し、アモルファスシリコン層を堆積させた後、不純物を
導入する方法と、不純物を導入しながらアモルファスシ
リコン層を堆積する方法とがある。
【００１３】また、アニール処理により、アモルファス
シリコン層を大粒径ポリシリコン層とし、さらに、この
大粒径ポリシリコン層上にシリサイド層を堆積させる工
程を順次行う。このようにして、大粒径ポリシリコン層
およびシリサイド層で構成されるポリサイド層をキャパ
シタの上部電極とするものである。
シリコン層を大粒径ポリシリコン層とし、さらに、この
大粒径ポリシリコン層上にシリサイド層を堆積させる工
程を順次行う。このようにして、大粒径ポリシリコン層
およびシリサイド層で構成されるポリサイド層をキャパ
シタの上部電極とするものである。
【００１４】
【作用】本発明によれば、キャパシタ電極の上層部のシ
リサイド層の下側のアモルファスシリコン層を大粒径化
ポリシリコン層としているため、ポリサイド層を形成す
る過程で行う熱処理により、このシリコン層の不純物が
シリサイド層中に多量に拡散して誘電体近傍の不純物濃
度が低下するのを防止することができる。
リサイド層の下側のアモルファスシリコン層を大粒径化
ポリシリコン層としているため、ポリサイド層を形成す
る過程で行う熱処理により、このシリコン層の不純物が
シリサイド層中に多量に拡散して誘電体近傍の不純物濃
度が低下するのを防止することができる。
【００１５】これは以下の理由による。すなわち、通常
のポリシリコン層には多数の結晶粒界が存在し、不純物
はこの結晶粒界付近に偏析しやすい。シリサイド層を堆
積し、結晶化のために熱処理を施すとシリコン中の不純
物が結晶粒界に大量に偏析し、さらに粒界拡散によりシ
リサイド層側へと拡散するためシリコン中の不純物濃度
が低下する。
のポリシリコン層には多数の結晶粒界が存在し、不純物
はこの結晶粒界付近に偏析しやすい。シリサイド層を堆
積し、結晶化のために熱処理を施すとシリコン中の不純
物が結晶粒界に大量に偏析し、さらに粒界拡散によりシ
リサイド層側へと拡散するためシリコン中の不純物濃度
が低下する。
【００１６】しかし、アモルファスシリコンまたはこれ
を大粒径化したポリシリコンを使用すると結晶粒界が大
幅に減少する。従って、シリコン中に導入された不純物
は、結晶化のための熱処理を行ってもシリサイド層側へ
大量に拡散することはない。この結果、不純物濃度の低
下が抑制され、キャパシタ容量の変動も防止される。ま
た、キャパシタの誘電体層には大粒径化したポリシリコ
ンを接触させるため粒径に依存する絶縁膜／電極界面の
微細な凹凸がなくなり、誘電体層の薄膜化にも有利とな
り、キャパシタ容量の設定も容易となる。
を大粒径化したポリシリコンを使用すると結晶粒界が大
幅に減少する。従って、シリコン中に導入された不純物
は、結晶化のための熱処理を行ってもシリサイド層側へ
大量に拡散することはない。この結果、不純物濃度の低
下が抑制され、キャパシタ容量の変動も防止される。ま
た、キャパシタの誘電体層には大粒径化したポリシリコ
ンを接触させるため粒径に依存する絶縁膜／電極界面の
微細な凹凸がなくなり、誘電体層の薄膜化にも有利とな
り、キャパシタ容量の設定も容易となる。
【００１７】
【実施例】以下に、本発明の実施例について図面を参照
して詳細に説明する。図１（ａ）〜（ｆ）は本発明の一
実施例を示す横断面図であり、半導体基板上にＣＭＯＳ
を形成するに際に、併せてキャパシタを形成した一連の
工程を示した図である。ただし、この図ではＣＭＯＳの
うちＮＭＯＳのみを示す。
して詳細に説明する。図１（ａ）〜（ｆ）は本発明の一
実施例を示す横断面図であり、半導体基板上にＣＭＯＳ
を形成するに際に、併せてキャパシタを形成した一連の
工程を示した図である。ただし、この図ではＣＭＯＳの
うちＮＭＯＳのみを示す。
【００１８】図１において、まず半導体基板１内にＮＭ
ＯＳトランジスタ17を形成する素子領域６に所定の方法
でＰ型ウエル７を形成する。その後、通常の選択酸化技
術により半導体基板１の表面の素子分離領域およびキャ
パシタ18を形成する領域に、膜厚が500 〜700 nm程度の
フィールド酸化膜２を形成する。次に、キャパシタ18の
下部電極３となるポリシリコン膜を減圧ＣＶＤ（Chemic
al Vapor Deposition ）法により、 650℃程度の温度で
膜厚300 〜450nm 程度の厚さに堆積する。さらに、引き
続きオキシ塩化リンPOCl3 をバブリングして発生するガ
スをソースガスとして熱拡散により、このポリシリコン
膜にリンをドーピングする。このときの拡散温度は850
〜900 ℃程度で、約１時間ドーピングする。このときの
リンの不純物濃度は約１×1020cm-3である。
ＯＳトランジスタ17を形成する素子領域６に所定の方法
でＰ型ウエル７を形成する。その後、通常の選択酸化技
術により半導体基板１の表面の素子分離領域およびキャ
パシタ18を形成する領域に、膜厚が500 〜700 nm程度の
フィールド酸化膜２を形成する。次に、キャパシタ18の
下部電極３となるポリシリコン膜を減圧ＣＶＤ（Chemic
al Vapor Deposition ）法により、 650℃程度の温度で
膜厚300 〜450nm 程度の厚さに堆積する。さらに、引き
続きオキシ塩化リンPOCl3 をバブリングして発生するガ
スをソースガスとして熱拡散により、このポリシリコン
膜にリンをドーピングする。このときの拡散温度は850
〜900 ℃程度で、約１時間ドーピングする。このときの
リンの不純物濃度は約１×1020cm-3である。
【００１９】本工程によりポリシリコン膜にはリンが十
分にドーピングされ、低抵抗化されるとともに、この下
部電極３に高電圧が印加されてもキァリアの空乏層化は
生じなくなる。さらに、フォトリソグラフィ法によりポ
リシリコン膜をパターニングしてキャパシタ18の下部電
極３が形成される（図１（ａ））。次に、下部電極３上
に通常の熱酸化法によりキャパシタ誘電体膜の一部とな
るる誘電体酸化膜４としての熱酸化膜を膜厚30nm程度に
形成する。さらに、同じくキャパシタ誘電体膜の一部と
なるシリコン窒化膜５をＣＶＤ法により膜厚40nm程度に
形成する。これらの誘電体酸化膜４およびシリコン窒化
膜５で構成される誘電体膜は必要とされるキャパシタの
形成領域にのみ残存するようにエッチングによってパタ
ーニングする。なおキャパシタ誘電体膜を誘電体酸化膜
４およびシリコン窒化膜５とするのは耐酸化性を有する
シリコン窒化膜のため次工程の犠牲酸化膜およびゲート
酸化膜形成時における誘電体層の膜厚の増加による変動
を防止し、キャパシタ容量を当初目標の設定値に維持す
るためである（図１（ｂ））。
分にドーピングされ、低抵抗化されるとともに、この下
部電極３に高電圧が印加されてもキァリアの空乏層化は
生じなくなる。さらに、フォトリソグラフィ法によりポ
リシリコン膜をパターニングしてキャパシタ18の下部電
極３が形成される（図１（ａ））。次に、下部電極３上
に通常の熱酸化法によりキャパシタ誘電体膜の一部とな
るる誘電体酸化膜４としての熱酸化膜を膜厚30nm程度に
形成する。さらに、同じくキャパシタ誘電体膜の一部と
なるシリコン窒化膜５をＣＶＤ法により膜厚40nm程度に
形成する。これらの誘電体酸化膜４およびシリコン窒化
膜５で構成される誘電体膜は必要とされるキャパシタの
形成領域にのみ残存するようにエッチングによってパタ
ーニングする。なおキャパシタ誘電体膜を誘電体酸化膜
４およびシリコン窒化膜５とするのは耐酸化性を有する
シリコン窒化膜のため次工程の犠牲酸化膜およびゲート
酸化膜形成時における誘電体層の膜厚の増加による変動
を防止し、キャパシタ容量を当初目標の設定値に維持す
るためである（図１（ｂ））。
【００２０】その後、半導体基板１全面に熱酸化法によ
り膜厚35nm程度の犠牲酸化膜８を形成する。そしてこの
犠牲酸化膜８を通して素子領域６にトランジスタのしき
い値調整用の不純物を所望の条件によりイオン注入する
（図１（ｃ））。次に、フッ酸を用いたウェットエッチ
ングにより上記の犠牲酸化膜８を剥離し、素子領域６表
面を清浄にする。さらに、通常の熱酸化法、例えば、85
0 ℃程度のウェット酸化雰囲気でゲート酸化膜9 を10〜
20nmの膜厚に形成する。
り膜厚35nm程度の犠牲酸化膜８を形成する。そしてこの
犠牲酸化膜８を通して素子領域６にトランジスタのしき
い値調整用の不純物を所望の条件によりイオン注入する
（図１（ｃ））。次に、フッ酸を用いたウェットエッチ
ングにより上記の犠牲酸化膜８を剥離し、素子領域６表
面を清浄にする。さらに、通常の熱酸化法、例えば、85
0 ℃程度のウェット酸化雰囲気でゲート酸化膜9 を10〜
20nmの膜厚に形成する。
【００２１】引き続き、減圧ＣＶＤ法により、モノシラ
ンをソースガスとして450 〜550 ℃の比較的低温状態で
アモルファスシリコン層10を半導体基板１の全面に膜厚
200nm程度に形成する。その後、600 ℃程度の窒素雰囲
気中で約３時間のアニールをし、アモルファスシリコン
層10を大粒径シリコン層とする。本実施例ではゲート電
極およびキャパシタの上部電極を構成するアモルファス
シリコン層10を形成するのに、モノシランをソースガス
として使用したが、これによらずジシランをソースガス
として減圧ＣＶＤ法により480 ℃程度の雰囲気でアモル
ファスシリコン層10を形成してもよい。
ンをソースガスとして450 〜550 ℃の比較的低温状態で
アモルファスシリコン層10を半導体基板１の全面に膜厚
200nm程度に形成する。その後、600 ℃程度の窒素雰囲
気中で約３時間のアニールをし、アモルファスシリコン
層10を大粒径シリコン層とする。本実施例ではゲート電
極およびキャパシタの上部電極を構成するアモルファス
シリコン層10を形成するのに、モノシランをソースガス
として使用したが、これによらずジシランをソースガス
として減圧ＣＶＤ法により480 ℃程度の雰囲気でアモル
ファスシリコン層10を形成してもよい。
【００２２】さらに、ゲート電極およびキャパシタの上
部電極となる前記大粒径シリコン層にリンＰ+ を30keV
、３×1015cm-2でイオン注入し、このリンＰ+ を活性
化させ、かつ、大粒径シリコン層内に拡散させるため85
0 ℃程度の窒素雰囲気中で約30分アニールする。この場
合、不純物として導入するリンのドーズ量は比較的低濃
度でもよく、上記電極に高電圧を印加しても電極中のキ
ャリアの空乏層化が起こることはない。通常のポリシリ
コン層に比較して大粒径シリコン層は結晶粒界が極めて
少なく、したがって結晶粒界付近に析出する不純物も通
常のポリシリコン層よりも少量であり、結果として有効
に働く不純物の量が相対的に多くなるからであり、また
大粒径シリコン層としているため後に形成されるシリサ
イド層とからなるポリサイド構造を形成する過程で行う
熱処理により、この大粒径シリコン層の不純物がシリサ
イド層中に多量に拡散して誘電体近傍の不純物濃度が低
下することを防止できるからである（図１（ｄ））。
部電極となる前記大粒径シリコン層にリンＰ+ を30keV
、３×1015cm-2でイオン注入し、このリンＰ+ を活性
化させ、かつ、大粒径シリコン層内に拡散させるため85
0 ℃程度の窒素雰囲気中で約30分アニールする。この場
合、不純物として導入するリンのドーズ量は比較的低濃
度でもよく、上記電極に高電圧を印加しても電極中のキ
ャリアの空乏層化が起こることはない。通常のポリシリ
コン層に比較して大粒径シリコン層は結晶粒界が極めて
少なく、したがって結晶粒界付近に析出する不純物も通
常のポリシリコン層よりも少量であり、結果として有効
に働く不純物の量が相対的に多くなるからであり、また
大粒径シリコン層としているため後に形成されるシリサ
イド層とからなるポリサイド構造を形成する過程で行う
熱処理により、この大粒径シリコン層の不純物がシリサ
イド層中に多量に拡散して誘電体近傍の不純物濃度が低
下することを防止できるからである（図１（ｄ））。
【００２３】次に、トランジスタのゲート電極およびキ
ャパシタの上部電極を低抵抗化させるため、タングステ
ンシリサイド11をスタッパ法により200nm 程度に堆積
し、その後、シリサイド層として結晶化させるためにＲ
ＴＡ（Rapid Thermal Anneal）法で1000℃、30秒アニー
ルする。さらに、フォトリソグラフィ法によりトランジ
スタのゲート電極13およびキャパシタの上部電極12をパ
ターニングして形成する（図１（ｅ））。
ャパシタの上部電極を低抵抗化させるため、タングステ
ンシリサイド11をスタッパ法により200nm 程度に堆積
し、その後、シリサイド層として結晶化させるためにＲ
ＴＡ（Rapid Thermal Anneal）法で1000℃、30秒アニー
ルする。さらに、フォトリソグラフィ法によりトランジ
スタのゲート電極13およびキャパシタの上部電極12をパ
ターニングして形成する（図１（ｅ））。
【００２４】次に、比較的低濃度の不純物リンＰ+ をイ
オン注入してＭＯＳトランジスタのＬＤＤ（Lightly Do
ped Drain ）部14を形成し、さらに、通常の方法により
ゲート電極13およびキャパシタの上部電極12にサイドウ
ォール15を形成し、トランジスタのソース／ドレイン領
域16に高濃度不純物としてリンＰ+ をイオン注入により
導入する。以上の工程により、素子領域６上には通常の
ＮＭＯＳトランジスタ17が、またフィールド酸化膜２上
にはキャパシタ18が形成される。このＮＭＯＳトランジ
スタ17のゲート電極13およびキャパシタ18の上部電極12
はアモルファスシリコン層10から形成した大粒径ポリシ
リコンとタングステンシリサイド11からなるポリサイド
構造となっており共通の製造工程で同時に形成される
（図１（ｆ））。
オン注入してＭＯＳトランジスタのＬＤＤ（Lightly Do
ped Drain ）部14を形成し、さらに、通常の方法により
ゲート電極13およびキャパシタの上部電極12にサイドウ
ォール15を形成し、トランジスタのソース／ドレイン領
域16に高濃度不純物としてリンＰ+ をイオン注入により
導入する。以上の工程により、素子領域６上には通常の
ＮＭＯＳトランジスタ17が、またフィールド酸化膜２上
にはキャパシタ18が形成される。このＮＭＯＳトランジ
スタ17のゲート電極13およびキャパシタ18の上部電極12
はアモルファスシリコン層10から形成した大粒径ポリシ
リコンとタングステンシリサイド11からなるポリサイド
構造となっており共通の製造工程で同時に形成される
（図１（ｆ））。
【００２５】その後、通常の製造工程を経てＮＭＯＳト
ランジスタ17とキャパシタ18およびその他のデバイス素
子を金属配線層で接続して半導体装置が完成する。
ランジスタ17とキャパシタ18およびその他のデバイス素
子を金属配線層で接続して半導体装置が完成する。
【００２６】
【発明の効果】以上説明したように、本発明の請求項１
によれば、キャパシタ電極としてシリサイド層の下にア
モルファスシリコン層を大粒径化したポリシリコン層を
用いているため、通常のポリシリコン層に比較して大粒
径シリコン層は結晶粒界が極めて少ない。
によれば、キャパシタ電極としてシリサイド層の下にア
モルファスシリコン層を大粒径化したポリシリコン層を
用いているため、通常のポリシリコン層に比較して大粒
径シリコン層は結晶粒界が極めて少ない。
【００２７】したがって、結晶粒界付近に析出する不純
物も通常のポリシリコン層よりも少量であり、結果とし
て有効に働く不純物の量が相対的に多くなる。また、大
粒径シリコン層としているため、後に形成されるシリサ
イド層とからなるポリサイド構造を形成する過程で行う
熱処理により、この大粒径シリコン層の不純物がシリサ
イド層中に多量に拡散して、誘電体近傍の不純物濃度が
低下することを防止できる。
物も通常のポリシリコン層よりも少量であり、結果とし
て有効に働く不純物の量が相対的に多くなる。また、大
粒径シリコン層としているため、後に形成されるシリサ
イド層とからなるポリサイド構造を形成する過程で行う
熱処理により、この大粒径シリコン層の不純物がシリサ
イド層中に多量に拡散して、誘電体近傍の不純物濃度が
低下することを防止できる。
【００２８】この結果、キャパシタ電極に印加される電
圧により、キャパシタ容量の変動を防止できる。また酸
化膜／電極界面の微細な凹凸がなくなり、誘電体層の薄
膜化にも有利となり、キャパシタ容量の設定も容易とな
る。また本発明の請求項２によると、シリコン層への不
純物のドーピングもアモルファスシリコン層の形成時点
で行うことが可能なため、さらに簡略化された方法でキ
ャパシタの製造が可能である。
圧により、キャパシタ容量の変動を防止できる。また酸
化膜／電極界面の微細な凹凸がなくなり、誘電体層の薄
膜化にも有利となり、キャパシタ容量の設定も容易とな
る。また本発明の請求項２によると、シリコン層への不
純物のドーピングもアモルファスシリコン層の形成時点
で行うことが可能なため、さらに簡略化された方法でキ
ャパシタの製造が可能である。
【図１】本発明のキャパシタの製造工程の一実施例を示
す横断面図である。
す横断面図である。
【図２】従来のキャパシタの製造工程の一例を示す横断
面図である。
面図である。
【図３】従来のキャパシタの製造工程の他の例を示す横
断面図である。
断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ 下部電極 ４ 誘電体酸化膜 ５ 誘電体シリコン窒化膜 ６ 素子領域 ７ Ｐ型ウエル ８ 犠牲酸化膜 ９ ゲート酸化膜 10 アモルファスシリコン層 11 タングステンシリサイド 12 上部電極 13 ゲート電極 14 ＬＤＤ部 15 サイドウォール 16 ソース／ドレイン領域 17 ＮＭＯＳトランジスタ 18 キャパシタ 19 ポリシリコン膜 20 シリサイド膜 21 上部電極（ポリシリコン） 22 酸化膜 23 薄いポリシリコン膜 24 厚いポリシリコン膜 25 上部電極（２段階拡散）
Claims (2)
- 【請求項１】 半導体基板の絶縁膜上にキャパシタの下
部電極を形成する工程と、該下部電極上に誘電体層を形
成する工程と、該誘電体層上にアモルファスシリコン層
を形成し、このアモルファスシリコン層に導電型不純物
を導入する工程と、このアモルファスシリコン層をアニ
ールして大粒径のシリコン層とする工程と、該シリコン
層上にシリサイド層を形成する工程を順次行い、前記シ
リコン層およびシリサイド層とよりなるポリサイド層を
キャパシタの上部電極とすることを特徴とする半導体装
置の製造方法。 - 【請求項２】 半導体基板の絶縁膜上にキャパシタの下
部電極を形成する工程と、該下部電極上に誘電体層を形
成する工程と、該誘電体層上に導電型不純物がドープさ
れたアモルファスシリコン層を形成する工程と、このア
モルファスシリコン層をアニールして大粒径のシリコン
層とする工程と、該シリコン層上にシリサイド層を形成
する工程を順次行い、前記シリコン層およびシリサイド
層とよりなるポリサイド層をキャパシタの上部電極とす
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049494A JPH07273281A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049494A JPH07273281A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273281A true JPH07273281A (ja) | 1995-10-20 |
Family
ID=13143911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049494A Pending JPH07273281A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273281A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015195337A (ja) * | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
| JP2019071468A (ja) * | 2014-03-28 | 2019-05-09 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
-
1994
- 1994-03-30 JP JP6049494A patent/JPH07273281A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015195337A (ja) * | 2014-03-28 | 2015-11-05 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
| JP2019071468A (ja) * | 2014-03-28 | 2019-05-09 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
| US10319718B2 (en) | 2014-03-28 | 2019-06-11 | Rohm Co., Ltd. | Discrete capacitor and manufacturing method thereof |
| JP2021007184A (ja) * | 2014-03-28 | 2021-01-21 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
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