JP2021007184A - ディスクリートキャパシタおよびその製造方法 - Google Patents
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Abstract
Description
前記ディスクリートキャパシタにおいて、前記誘電体膜が、ボトム酸化膜/窒化膜/トップ酸化膜の順に積層されたONO膜であってもよい。
前記ディスクリートキャパシタにおいて、前記ボトム酸化膜の厚さは、100Å〜130Åであり、前記窒化膜の厚さは、100Å〜110Åであり、前記トップ酸化膜の厚さは、190Å〜220Åであってもよい。
この構成によれば、第1開口上に外部接続電極が接続されるパッド領域が形成されているので、第1開口上の領域を有効活用できる。
前記ディスクリートキャパシタにおいて、前記酸化膜の厚さが、8000Å〜12000Åであってもよい。
前記ディスクリートキャパシタにおいて、前記基板が、n型の半導体基板であり、前記不純物拡散層が、n型不純物が導入された領域であってもよい。
前記ディスクリートキャパシタにおいて、前記n型不純物が、燐であることが好ましい。
前記ディスクリートキャパシタにおいて、前記不純物拡散層が、前記基板の表面部全域に形成されていてもよい。
本発明の一局面に係るディスクリートキャパシタの製造方法は、基板の表面部に不純物を導入して、不純物拡散層を形成する第1不純物導入工程と、950℃〜1000℃の温度での熱酸化処理によって、前記基板上に酸化膜を形成する工程と、前記酸化膜を選択的に除去して、前記不純物拡散層の表面を選択的に露出させる工程と、露出した前記不純物拡散層上に誘電体膜を形成する工程と、前記誘電体膜を挟んで前記不純物拡散層と対向する第1電極を形成する工程とを含む。
本発明の他の局面に係るディスクリートキャパシタの製造方法は、基板の表面部に不純物を導入して、不純物拡散層を形成する第1不純物導入工程と、熱酸化処理によって、前記基板上に酸化膜を形成する工程と、前記酸化膜を選択的に除去して、前記不純物拡散層の表面を選択的に露出させる工程と、前記不純物拡散層の表面部に、前記不純物と同一導電型の不純物を導入する第2不純物導入工程と、露出した前記不純物拡散層上に誘電体膜を形成する工程と、前記誘電体膜を挟んで前記不純物拡散層と対向する第1電極を形成する工程とを含む。
前記ディスクリートキャパシタの製造方法において、前記誘電体膜を形成する工程は、ボトム酸化膜/窒化膜/トップ酸化膜を順に積層して、ONO膜を形成する工程を含むことが好ましい。
前記ディスクリートキャパシタの製造方法において、前記基板が、n型の半導体基板であり、前記第1不純物導入工程は、前記基板の表面部にn型の不純物を導入する工程を含んでいてもよい。
前記ディスクリートキャパシタの製造方法において、前記第1不純物導入工程が、前記基板の表面に燐を堆積させる工程と、前記基板に対してドライブイン処理を施して前記不純物を拡散させる工程とを含むことが好ましい。
前記ディスクリートキャパシタの製造方法において、前記第2不純物導入工程が、前記基板の表面に燐を堆積させる工程と、前記基板に対してドライブイン処理を施して前記不純物を拡散させる工程とを含むことが好ましい。
前記ディスクリートキャパシタの製造方法において、前記第1不純物導入工程が、前記基板の表面部全域に不純物を導入する工程を含むことが好ましい。
<第1実施形態>
図1は、本発明の第1実施形態に係るディスクリートキャパシタ1の模式的な斜視図である。図2は、図1に示すディスクリートキャパシタ1の模式的な平面図である。図3は、図2に示す切断面線III-IIIから見た断面図である。図4は、図3に示す誘電体膜17を含む領域を拡大した断面図である。
基板3の表面部には、n+型の不純物拡散層13が形成されている。本実施形態では、不純物拡散層13が、基板3の表面部の全域に形成され、基板3の側面から露出している。不純物拡散層13は、たとえばn型不純物の一例としてのリン(P)が導入された領域であり、特に、不純物拡散層13の表面部の不純物濃度は、5×1019cm−3を超えている。不純物拡散層13の表面部の不純物濃度は、より具体的には、5×1019cm−3を超えて2×1020cm−3以下である。不純物拡散層13の表面部とは、基板3の素子形成面4から深さ方向に0μm〜3μm程度(より具体的には、1μm程度)の深さまでの範囲のことをいう。
基板3の素子形成面4には、シリコン酸化膜14が形成されている。シリコン酸化膜14の厚さは、たとえば8000Å〜12000Å(本実施形態では、10000Å)である。シリコン酸化膜14は、不純物拡散層13を選択的に露出させる第1開口15と、第1開口15から間隔を空けて形成された第2開口16とを有する。
基板3上には、誘電体膜17と、本発明の第1電極の一例としての上部電極膜22と、本発明の第2電極の一例としてのコンタクト電極膜25とが形成されている。
上部電極膜22は、誘電体膜17の平面形状に倣って形成されている、つまり、上部電極膜22は、当該誘電体膜17を挟んで不純物拡散層13と対向しており、シリコン酸化膜14の側部および上部の一部を覆うオーバラップ部22aを含む。より具体的に、上部電極膜22は、誘電体膜17を挟んで不純物拡散層13と対向するパッド領域23およびベース領域24を有している。
コンタクト電極膜25は、第2開口16を介して、当該第2開口16の直下の領域に延びる不純物拡散層13と直接接続されている。コンタクト電極膜25は、不純物拡散層13を覆うように当該不純物拡散層13の表面に沿って形成されており、シリコン酸化膜14の側部および上部の一部を覆うオーバラップ部25aを含む。
シリコン酸化膜14上には、上部電極膜22およびコンタクト電極膜25を覆うようにパッシベーション膜31および樹脂膜32がこの順に形成されている。また、パッシベーション膜31は、基板3の側面にも形成されている。基板3の側面を被覆するパッシベーション膜31は、基板3の側面において不純物拡散層13を被覆している。パッシベーション膜31は、たとえば窒化シリコン、またはUSG(Undoped Silica Glass)を含み、樹脂膜32は、たとえばポリイミドからなる。パッシベーション膜31および樹脂膜32は、保護膜を構成しており、上部電極膜22およびコンタクト電極膜25、ならびに素子形成面4への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、ディスクリートキャパシタ1の耐久性の向上に寄与している。
第1および第2接続電極28,29は、基板3上において、互いに間隔を空けて形成されている。第1接続電極28は、基板3の一端部側において、上部電極膜22のパッド領域23と接続されている。また、第2接続電極29は、基板3の他端部側において、コンタクト電極膜25と接続されている。第1および第2接続電極28,29は、基板3の短辺7に沿って、平面視略長方形状に形成されている。第1および第2接続電極28,29は、樹脂膜32の表面から突出していて、樹脂膜32よりも高い位置(基板3から遠い位置)に表面を有しており、パッド開口33,34の開口端から樹脂膜32の表面に跨るオーバラップ部を有している。図3では図示を省略しているが、第1および第2接続電極28,29は、Ni層、Pd層およびAu層を素子形成面4側からこの順で有している。
また、キャパシタ要素C0における容量値は、不純物拡散層13と対向するベース領域24の面積を変更することによって調節できる。したがって、たとえば、不純物拡散層13と対向するベース領域24の面積を半分にすることにより、ベース領域24における容量値も半分にすることができる。さらに、ベース領域24の面積をゼロにすることにより、キャパシタ要素C0における容量値をパッド領域23と不純物拡散層13との間の容量値に設定できる。よって、種々の容量値を有するディスクリートキャパシタ1を容易に製造し、提供できる。なお、ベース領域24の面積は、後述するステップS12のレジストマスク形成工程(図5参照)におけるレジストマスクのレイアウトを変更することにより調節可能である。
<第1製造方法>
図5は、図1に示すディスクリートキャパシタ1の第1製造方法を説明するためのフローチャートである。図6は、図5の第1製造方法に適用される半導体ウエハ38の模式的な平面図である。図7A〜図7Hは、図5に示す第1製造方法の一工程を説明するための模式的な断面図である。
半導体ウエハ38の表面39は基板3の素子形成面4に対応しており、半導体ウエハ38の裏面40は基板3の裏面5に対応している。半導体ウエハ38の表面39には、複数のディスクリートキャパシタ1が形成されるチップ領域41が行列状に配列されて設定されている。互いに隣り合うチップ領域41の間には、境界領域42が設けられている。境界領域42は、略一定の幅を有する帯状の領域であり、直交する2方向に延びて格子状に形成されている。
次に、半導体ウエハ38に導入されたn型不純物を活性化するための熱処理(ドライブイン処理)が行われる(ステップS4:熱処理(ドライブ))。ドライブイン処理は、900℃の温度下で10分間ドライ処理が実行され、1000℃の温度下で40分間ウェット処理が実行され、1050℃の温度下で2時間、窒素ガス雰囲気中で熱処理される。これにより、半導体ウエハ38の表面部に所定深さの不純物拡散層13が形成される。
次に、パッド開口33,34に対応するパターンで樹脂膜32を露光する。その後、樹脂膜32が現像される(ステップS16:露光・現像)。次に、必要に応じて、樹脂膜32をキュアするための熱処理が行われる(ステップS17:ポリイミドキュア)。そして、樹脂膜32をマスクとしたドライエッチング(たとえば反応性イオンエッチング)によってパッシベーション膜31が除去される(ステップS18:パッド開口形成)。これにより、パッド開口33,34が形成される。
次に、図7Hに示すように、CVD法によって、USGからなるパッシベーション膜31が、切断用の溝43の内周面(底面および側面)に形成される。次に、パッド開口33,34を埋め戻すように、Ni層、Pd層およびAu層がこの順でめっき成膜される(ステップS21:接続電極形成)。これにより、第1および第2接続電極28,29が形成される。次に、半導体ウエハ38が裏面40側から、切断用の溝43の底面に到達するまで研削される(ステップS22:裏面研削/個片化)。これにより、複数のチップ領域41が個片化され、ディスクリートキャパシタ1を得ることができる。
<第1製造方法の特性>
次に、図8および図9を参照して、一参考例および他の参考例に係るディスクリートキャパシタの特性を説明した後、図10を参照して、第1製造方法を経て製造されたディスクリートキャパシタ1の特性について説明する。
一参考例に係るディスクリートキャパシタは、第1製造方法(図5参照)の一部を変更して製造されたものである。より具体的に、一参考例に係るディスクリートキャパシタは、ステップS4の熱処理(ドライブ)工程における窒素ガス雰囲気中の熱処理条件を1150℃の温度下で14時間とし、ステップS5における熱酸化処理条件を1100℃の温度下で2時間50分として製造されている。その他の工程は、第1製造方法と同一である。
図9は、他の参考例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。図9において、横軸は直流バイアス(V)を示し、縦軸は直流バイアスが0V時を100%とした容量値変動率を示している。
図9のグラフにおける曲線LB1は、p+型シリコン基板を使用した場合の特性を示しており、直流バイアスが0V時における容量値は64.4pFである。また、曲線LB2は、p−型シリコン基板を使用した場合の特性を示しており、直流バイアスが0V時における容量値は63.0pFである。曲線LB3は、n−型シリコン基板を使用した場合の特性を示しており、直流バイアスが0V時における容量値は63.7pFである。曲線LB4は、n+型シリコン基板を使用した場合の特性を示しており、直流バイアスが0V時における容量値は56.1pFである。
このことから、他の参考例に係るディスクリートキャパシタのように、ステップS4の熱処理(ドライブ)工程における窒素ガス雰囲気中の熱処理条件を緩和することにより、前述の図8における一参考例に係るディスクリートキャパシタと比較して、容量値変動率が改善されるのが分かる。
図10は、図5に示す第1製造方法を経て製造されたディスクリートキャパシタ1の直流バイアス対容量値変動率を示すグラフである。図10において、横軸は直流バイアス(V)を示し、縦軸は直流バイアスが0V時を100%とした容量値変動率を示している。
より具体的に、曲線LC1(p+型のシリコン基板)について見れば、直流バイアスに対する容量値変動率の絶対値の範囲が、−10V〜+10Vの直流バイアスの範囲において、|(100.8−98.8)/20|=|0.1|%/V以下を達成している。また、−5V〜+5Vの直流バイアスの範囲では、|(100.4−99.4)/10|=|0.1|%/V以下を達成している。
<第2製造方法>
図11は、図1に示すディスクリートキャパシタ1の第2製造方法を説明するためのフローチャートである。図12Aおよび図12Bは、図11の第2製造方法の一工程を説明するための模式的な断面図である。
図12Aに示すように、第2製造方法では、ステップS1〜S7を経て第1および第2開口15,16を有するシリコン酸化膜14が半導体ウエハ38上に形成された後、不純物拡散層13の表面部にn型不純物がさらに導入される(ステップS24:第2リンデポ)。n型不純物の導入は、n型不純物としてのリンを半導体ウエハ38の表面39に堆積させるいわゆるリンデポ工程によって行う。
<第2製造方法の特性>
次に、図13を参照して、第2製造方法を経て製造されたディスクリートキャパシタ1の特性について具体的に説明する。図13は、図8に示す第2製造方法を経て製造されたディスクリートキャパシタ1の直流バイアス対容量値変動率を示すグラフである。図13において、横軸は直流バイアス(V)を示し、縦軸は直流バイアスが0V時を100%とした容量値変動率を示している。
より具体的に、曲線LD1〜曲線LD4は、いずれも直流バイアスに対する容量値変動率の絶対値の範囲が、−10V〜+10Vの直流バイアスの範囲において|(100.4−99.6)/20|=|0.04|%/V以下を達成している。また、−5V〜+5Vの直流バイアスの範囲では|(100.3−99.8)/10|=|0.05|%/V以下を達成している。より具体的には、|(100.2−99.8)/10|=|0.04|%/V以上であるので、|0.04|%/V<容量値変動率<|0.05|%/Vである。
さらに、第2製造方法によれば、ステップS25の誘電体膜形成工程に先立って、ステップS2の第1リンデポ工程に加えて、ステップS24の第2リンデポ工程が実行される。したがって、ステップS24の第2リンデポ工程によって不純物拡散層13の表面部に不純物が補填されるので、当該第2リンデポ工程よりも前に不純物拡散層13の表面部における不純物濃度を低下させる要因があっても、不純物拡散層13の表面部における不純物濃度の低下を抑制できる。その結果、図13のグラフに示すように、一層優れた直流バイアス特性を実現できるディスクリートキャパシタ1を提供できる。
<不純物拡散領域の濃度>
次に、図14および図15を参照して、第1製造方法および第2製造方法において形成された不純物拡散層13の濃度について説明する。
曲線L1および曲線L2に示すように、半導体ウエハ38(基板3)がn+型のシリコンウエハ(基板)の場合、当該半導体ウエハ38(基板3)は、表面から厚さ方向に向けて略同一の濃度プロファイルを有している。
曲線L3および曲線L4に示すように、半導体ウエハ38(基板3)がn−型のシリコンウエハ(基板)の場合、当該半導体ウエハ38(基板3)は、表面から厚さ方向4μm〜5μm程度の位置にかけて、不純物濃度勾配が形成されているのが分かる。つまり、n−型のシリコン基板の場合、この深さまで、不純物拡散層13が分布している。
曲線L5および曲線L6に示すように、半導体ウエハ38(基板3)がp−型のシリコンウエハ(基板)の場合、当該半導体ウエハ38(基板3)は、表面から厚さ方向4μm〜5μm程度の位置にかけて、不純物濃度勾配が形成されているのが分かる。p−型のシリコンウエハ(基板)の場合、不純物拡散層13の分布によって、n−型のシリコンウエハ(基板)と比較して、大きい不純物濃度勾配が形成されている。なお、p+型のシリコンウエハ(基板)の場合、p−型のシリコンウエハ(基板)の場合よりも、さらに大きい不純物濃度勾配が形成される。
図15における直線L7は、図8および図9で説明した一参考例および他の参考例に係るディスクリートキャパシタの不純物拡散層13の表面部における不純物濃度を示している。一方、折れ線L8は、図5に示す第1製造方法を経たディスクリートキャパシタ1の不純物拡散層13の表面部における不純物濃度を示している。また、折れ線L9は、図10に示す第2製造方法を経たディスクリートキャパシタ1の不純物拡散層13の表面部における不純物濃度を示している。図15において、紙面左側から順にp−型シリコンウエハ(基板)、n−型シリコンウエハ(基板)、n+型シリコンウエハ(基板)の不純物濃度を示している。
<第2実施形態>
図16は、本発明の第2実施形態に係るディスクリートキャパシタ2の模式的な平面図である。
図16に示すように、上部電極膜49は、パッド領域50と、パッド領域50に電気的に接続されたベース領域51と、パッド領域50の一つの長辺(素子形成面4の内方領域側の長辺)に沿って形成され、パッド領域50およびベース領域51を接続するための複数のヒューズ52とを有している。
ベース領域51は、複数の電極膜部分53〜60に分割(分離)されている。各電極膜部分53〜60は、いずれも矩形形状に形成されていて、ヒューズ52からコンタクト電極膜25に向かって帯状に延びている。電極膜部分56〜60は、ヒューズ52を介してパッド領域50の端縁からコンタクト電極膜25の端縁までの範囲に渡って延びて形成されており、電極膜部分53〜55は、それよりも短く形成されている。つまり、複数の電極膜部分53〜60は、複数種類の対向面積で、誘電体膜17を挟んで不純物拡散層13に対向している。
図17に示すように、第1および第2接続電極28,29間に複数のキャパシタ要素C1〜C9が並列に接続されている。各キャパシタ要素C1〜C9と第1接続電極28との間には、一つまたは複数のヒューズ52でそれぞれ構成されたヒューズF1〜F8が直列に介装されている。一方、キャパシタ要素C1と第1接続電極28との間には、ヒューズが介装されておらず、キャパシタ要素C1は、第1接続電極28に対して直接接続されている。
<ディスクリートキャパシタ2の製造方法>
図18は、図16に示すディスクリートキャパシタ2の製造方法を説明するためのフローチャートである。
つまり、ステップS11において電極膜が形成された後、電極膜の表面に上部電極膜49の最終形状に対応したレジストマスクが形成される(ステップS31:レジストマスク形成)。レジストマスクを介するエッチングにより、電極膜が、上部電極膜49およびコンタクト電極膜25に整形される(ステップS32:電極膜パターニング)。電極膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
この状態から、ヒューズ52を溶断するためのレーザトリミングが行われる(ステップS35:レーザトリミング)。すなわち、キャパシタの総容量値の測定結果に応じて選択されたヒューズ52にレーザ光を当てて、そのヒューズ52の幅狭部63が溶断される。これにより、対応するキャパシタ要素がパッド領域50から切り離される。ヒューズ52にレーザ光を当てるとき、カバー膜の働きによって、ヒューズ52の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ52が溶断する。
<変形例>
前述の第1および第2実施形態では、比較的に薄いONO膜(390Å〜460Å。第2製造方法では酸化膜)からなる誘電体膜17の例について説明したが、誘電体膜17は、厚さが800Å〜3000Åの酸化膜(SiO2膜)一層のみからなっていてもよい。このような厚さを有する誘電体膜17であれば、図19に示す特性を得ることができる。
図19のグラフから理解されるように、厚さが800Å〜3000Åの酸化膜一層のみで誘電体膜17を構成することにより、直流バイアスに対する容量値変動率を0%に近づけることができる。この場合、ディスクリートキャパシタの容量値は、誘電体膜17の厚さが2790Åの時、4.4pFであり、誘電体膜17の厚さが1720Åの時、6.62pFであり、誘電体膜17の厚さが880Åの時、11.9pFである。以上より、直流バイアスに対する容量値変動率の特性に優れた小容量のディスクリートキャパシタを提供できる。
<第1参考例>
図20は、第1参考例に係るディスクリートキャパシタ101の模式的な斜視図である。図21は、図20に示すディスクリートキャパシタ101の模式的な平面図である。図22は、図21に示す切断面線XXII-XXIIから見た断面図である。
誘電体膜117は、第1開口115から露出する不純物拡散層113の表面に接しており、基板103の一端部側から他端部側に向けて延びるように平面視四角形状に形成されている。より具体的に、誘電体膜117は、不純物拡散層113を覆うように当該不純物拡散層113の表面からシリコン酸化膜114の側部に沿って形成されており、シリコン酸化膜114の側部および上部の一部を覆うオーバラップ部117aを含む。本参考例における誘電体膜117は、複数の絶縁膜が積層された積層構造を有している。
上部電極膜122は、誘電体膜117の平面形状に倣って形成されている、つまり、上部電極膜122は、当該誘電体膜117を挟んで不純物拡散層113と対向しており、シリコン酸化膜114の側部および上部の一部を覆うオーバラップ部122aを含む。より具体的に、上部電極膜122は、誘電体膜117を挟んで不純物拡散層113と対向するパッド領域123およびベース領域124を有している。
コンタクト電極膜125は、第2開口116を介して、当該第2開口116の直下の領域に延びる不純物拡散層113と直接接続されている。コンタクト電極膜125は、不純物拡散層113を覆うように当該不純物拡散層113の表面に沿って形成されており、シリコン酸化膜114の側部および上部の一部を覆うオーバラップ部125aを含む。
第1および第2接続電極128,129は、基板103上において、互いに間隔を空けて形成されている。第1接続電極128は、基板103の一端部側において、上部電極膜122のパッド領域123と接続されている。また、第2接続電極129は、基板103の他端部側において、コンタクト電極膜125と接続されている。第1および第2接続電極128,129は、基板103の長辺107に沿って、平面視略長方形状に形成されている。第1および第2接続電極128,129は、樹脂膜132の表面から突出していて、樹脂膜132よりも高い位置(基板103から遠い位置)に表面を有しており、パッド開口133,134の開口端から樹脂膜132の表面に跨るオーバラップ部を有している。図22では、図示を省略しているが、第1および第2接続電極128,129は、Ni層、Pd層およびAu層を素子形成面104側からこの順で有している。
また、キャパシタ要素C101における容量値は、不純物拡散層113と対向するベース領域124の面積を変更することによって調節できる。したがって、たとえば、不純物拡散層113と対向するベース領域124の面積を半分にすることにより、ベース領域124における容量値も半分にすることができる。さらに、ベース領域124の面積をゼロにすることにより、キャパシタ要素C101における容量値をパッド領域123と不純物拡散層113との間の容量値に設定できる。よって、種々の容量値を有するディスクリートキャパシタ101を容易に製造し、提供できる。なお、ベース領域124の面積は、後述するステップS112のレジストマスク形成工程(図27参照)におけるレジストマスクのレイアウトを変更することにより調節可能である。
<ESD耐量>
ディスクリートキャパシタ101の電気的特性の一つに、HBM(Human Body Model:人体モデル)試験におけるESD(Electrostatic Discharge)耐量(以下、単に「ESD耐量」という。)がある。HBM試験とは、帯電によって人体に蓄積された静電気がデバイスに放電する状態を試験するモデルである。信頼性の観点から、ディスクリートキャパシタ101では、高いESD耐量を有していることが望ましい。以下、図24を参照して、ディスクリートキャパシタ101のESD耐量について説明する。
図24のグラフに示すy1は、z=110Å,50Å≦x≦270ÅにおけるESD耐量を示している。また、y2は、z=55Å,50Å≦x≦165ÅにおけるESD耐量を示している。また、y3は、z=55Å,165Å<x≦270ÅにおけるESD耐量を示している。また、y4は、z=200Å,50Å≦x≦270ÅにおけるESD耐量を示している。y1〜y4は、次の関係式(1)〜(4)で表される。
y2=4.71x+1223.5・・・・(2)
y3=−5.714x+2943・・・・(3)
y4=80・・・・・・・・・・・・・・(4)
図24のグラフに示すように、ボトム酸化膜119の厚さの値zが200Å、110Å,55Åの順に小さくなるにつれてESD耐量の値yが向上しているのが分かる。このことから、50Å≦x≦270Åの範囲において、z≦110Åであれば、関係式(1)より、y≧700V以上を達成できることが分かる。また、50Å≦x≦165Åの範囲において、55Å≦z≦110Åであれば、関係式(1)および関係式(2)より700V≦y≦2000Vを達成できることが分かる。さらに、165Å<x≦270Åの範囲において、55Å≦z≦110Åであれば、関係式(1)および関係式(3)より1000V≦y≦2000Vを達成できることが分かる。
50Å(≦55Å)≦z≦110Å・・・(5)
50Å≦x≦270Å・・・・・・・・・(6)
y1≧3.16x+447.2・・・・・(7)
y2≦4.71x+1223.5・・・・(8)
y3≦−5.714x+2943・・・・(9)
上記関係式(5)〜(9)を全て具備するとき、ESD耐量の値yは、x=50Åの直線およびx=270Åの直線、ならびにy1、y2およびy3に取り囲まれた領域Sの範囲内に位置し、これにより、良好なESD耐量を実現できることが分かる。
<温度特性>
ディスクリートキャパシタ101の電気的特性の一つに、温度特性がある。温度特性とは、温度変化に対する容量値の変動率のことを示す。ディスクリートキャパシタ101では、温度が高くなると、容量値が増加する方向に変動する。したがって、優れた信頼性を有するディスクリートキャパシタ101を提供するには、温度変化に対して、容量値の変動率が少ない方が好ましい。以下、図25を参照して、ディスクリートキャパシタ101の温度特性について説明する。
図26では、上記温度係数TCRの一例として、36ppm/℃時における温度[℃]対容量値変動率ΔCp[%]のグラフを示し、常温時におけるディスクリートキャパシタ101の容量値変動率ΔCpを0%としている。
以上のように、ONO膜における窒化膜120の厚さxに関して、20Å≦x≦100Åを具備することにより、25ppm/℃≦温度係数TCR≦40ppm/℃を達成できる。この数値の範囲であれば、常温〜150℃における容量値変動率ΔCpを0.5%以下に抑えることができる。
<ディスクリートキャパシタ101の製造方法>
図27は、図20に示すディスクリートキャパシタ101の第1製造方法を説明するためのフローチャートである。図28は、図27の製造方法に適用される半導体ウエハ138の模式的な平面図である。図29A〜図29Hは、図27に示す製造方法の一工程を説明するための模式的な断面図である。
次に、図29Hに示すように、CVD法によって、USGからなるパッシベーション膜131が、切断用の溝143の内周面(底面および側面)に形成される。次に、パッド開口133,134を埋め戻すように、Ni層、Pd層およびAu層がこの順でめっき成膜される(ステップS121:接続電極形成)。これにより、第1および第2接続電極128,129が形成される。次に、半導体ウエハ138が裏面140側から、切断用の溝143の底面に到達するまで研削される(ステップS122:裏面研削/個片化)。これにより、複数のチップ領域141が個片化され、ディスクリートキャパシタ101を得ることができる。
<第2参考例>
図30は、第2参考例に係るディスクリートキャパシタ102の模式的な平面図である。
パッド領域150は、基板103の一端部側において、当該基板103の長辺107に沿って長方形状に形成されており、前述の誘電体膜117(ONO膜)を挟んで不純物拡散層113と対向している。パッド領域150に、第1接続電極128が接続されている。
図31に示すように、第1および第2接続電極128,129間に複数のキャパシタ要素C111〜C119が並列に接続されている。各キャパシタ要素C111〜C119と第1接続電極128との間には、一つまたは複数のヒューズ152でそれぞれ構成されたヒューズF111〜F118が直列に介装されている。一方、キャパシタ要素C111と第1接続電極128との間には、ヒューズが介装されておらず、キャパシタ要素C111は、第1接続電極128に対して直接接続されている。
<ディスクリートキャパシタ102の製造方法>
図32は、図30に示すディスクリートキャパシタ102の製造方法を説明するためのフローチャートである。
つまり、ステップS111において電極膜が形成された後、電極膜の表面に上部電極膜149の最終形状に対応したレジストマスクが形成される(ステップS131:レジストマスク形成)。レジストマスクを介するエッチングにより、電極膜が、上部電極膜149およびコンタクト電極膜125に整形される(ステップS132:電極膜パターニング)。電極膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
この状態から、ヒューズ152を溶断するためのレーザトリミングが行われる(ステップS135:レーザトリミング)。すなわち、キャパシタの総容量値の測定結果に応じて選択されたヒューズ152にレーザ光を当てて、そのヒューズ152の幅狭部163が溶断される。これにより、対応するキャパシタ要素がパッド領域150から切り離される。ヒューズ152にレーザ光を当てるとき、カバー膜の働きによって、ヒューズ152の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ152が溶断する。
<第3参考例>
図33は、第3参考例に係るディスクリートキャパシタ201の模式的な斜視図である。図34は、図33に示すディスクリートキャパシタ201の模式的な平面図である。図35は、図34に示す切断面線XXXV-XXXVから見た断面図である。
基板203の素子形成面204には、表面絶縁膜の一例としてのシリコン酸化膜214が形成されている。シリコン酸化膜214は、第1キャパシタ領域204aにおける不純物拡散層213を選択的に露出させる第1開口215と、第2キャパシタ領域204bにおける不純物拡散層213を選択的に露出させる第2開口216とを有している。シリコン酸化膜214の厚さは、たとえば8000Å〜12000Å(本参考例では、10000Å)である。
第2開口216は、第1開口215から間隔を空けて、第1開口215と同一形状および同一面積で形成されている。つまり、第2開口216は、基板203の長辺206および短辺207に沿って、基板203の他端部側から基板203の一端部側に向けて延びるように平面視略四角形状に形成されている(図34の破線部参照)。第1および第2開口215,216は、横断線Aを挟んで互いに対向している。
図36に示すように、第1誘電体膜217(第2誘電体膜218)は、ボトム酸化膜219/窒化膜220/トップ酸化膜221の順に積層されたONO膜である。ボトム酸化膜219およびトップ酸化膜221は、SiO2膜からなり、窒化膜220は、SiN膜からなる。第1誘電体膜217(第2誘電体膜218)の総厚さは、120Å〜700Åであることが好ましい。より具体的に、ボトム酸化膜219の厚さは、たとえば50Å〜200Åであり、窒化膜220の厚さは、たとえば20Å〜300Åであり、トップ酸化膜221の厚さは、たとえば50Å〜200Åであってもよい。
第1上部電極膜222は、第1誘電体膜217の平面形状に倣って形成されている。つまり、第1上部電極膜222は、平面視において、第1誘電体膜217と同一形状および同一面積で形成されている。第1上部電極膜222は、第1誘電体膜217を挟んで不純物拡散層213と対向しており、シリコン酸化膜214の側部および上部の一部を覆うオーバラップ部222aを含む。
シリコン酸化膜214上には、第1および第2上部電極膜222,225を覆うようにパッシベーション膜231および樹脂膜232がこの順に形成されている。また、パッシベーション膜231は、基板203の側面にも形成されている。基板203の側面を被覆するパッシベーション膜231は、基板203の側面において不純物拡散層213を被覆している。パッシベーション膜231は、たとえば窒化シリコン、またはUSG(Undoped Silicate Glass)を含み、樹脂膜232は、たとえばポリイミドからなる。パッシベーション膜231および樹脂膜232は、保護膜を構成しており、第1および第2上部電極膜222,225、ならびに素子形成面204への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、ディスクリートキャパシタ201の耐久性の向上に寄与している。
第1接続電極228は、基板203の一端部側において、第1上部電極膜222の第1パッド領域223と接続されている。また、第2接続電極229は、基板203の他端部側において、第2上部電極膜225の第2パッド領域226と接続されている。第1および第2接続電極228,229は、樹脂膜232の表面から突出していて、樹脂膜232よりも高い位置(基板203から遠い位置)に表面を有しており、パッド開口233,234の開口端から樹脂膜232の表面に跨るオーバラップ部を有している。図35では、図示を省略しているが、第1および第2接続電極228,229は、Ni層、Pd層およびAu層を素子形成面204側からこの順で有している。
<ディスクリートキャパシタ201の製造方法>
図37は、図33に示すディスクリートキャパシタ201の製造方法を説明するためのフローチャートである。図38は、図37の製造方法に適用される半導体ウエハ238の模式的な平面図である。図39A〜図39Hは、図37に示す製造方法の一工程を説明するための模式的な断面図である。
次に、図39Gに示すように、境界領域242(図38も併せて参照)に切断用の溝243を形成するためのレジストマスク244が形成される(ステップS217:レジストマスク形成)。レジストマスク244は、境界領域242に整合する格子状の開口244aを有している。レジストマスク244を介してプラズマエッチングが行われる(ステップS218:溝形成)。これにより、半導体ウエハ238が表面239から所定の深さまでエッチングされて、境界領域242に沿った切断用の溝243が形成される。溝243の内壁面からは、不純物拡散層213が露出している。
次に、図39Hに示すように、CVD法によって、USGからなるパッシベーション膜231が、切断用の溝243の内周面(底面および側面)に形成される。次に、パッド開口233,234を埋め戻すように、Ni層、Pd層およびAu層がこの順でめっき成膜される(ステップS219:接続電極形成)。これにより、第1および第2接続電極228,229が形成される。次に、半導体ウエハ238が裏面240側から、切断用の溝243の底面に到達するまで研削される(ステップS220:裏面研削/個片化)。これにより、複数のチップ領域241が個片化されて、ディスクリートキャパシタ201を得ることができる。
<ディスクリートキャパシタ201の電気的特性>
次に、図40および図41を参照して、参考例に係るディスクリートキャパシタ210および第3参考例に係るディスクリートキャパシタ201の各電気的特性について説明する。図40は、参考例に係るディスクリートキャパシタ210の電気回路図である。図41は、図33に示すディスクリートキャパシタ201の電気回路図である。
つまり、第1接続電極228を正極(+)とし、第2接続電極229を負極(−)とした場合、電子は、第2接続電極229から内部抵抗Rを通過して、第1キャパシタ要素C201の負極側に帯電する。一方、第1接続電極228を負極(−)とし、第2接続電極229を正極(+)とした場合、電子は、内部抵抗Rを通過することなく、第1接続電極228から第1キャパシタ要素C201の負極側に帯電する。したがって、第1および第2接続電極228,229の極性(+/−)を反転した場合、当該反転前後において、電子(または正孔)が第1キャパシタ要素C201の負極側(または正極側)に帯電する際の移動経路に異なりが生じている。
これに対して、ディスクリートキャパシタ201は、第1キャパシタ要素C201に加えて、第2誘電体膜218を挟んで不純物拡散層213と対向する第2上部電極膜225を上部電極とし、不純物拡散層213を下部電極とする第2キャパシタ要素C202を含む。
ここで、図34および図35を参照すれば、第1および第2誘電体膜217,218、ならびに第1および第2上部電極膜222,225がそれぞれ同一形状および同一面積(対向面積)で不純物拡散層213と対向することによって、第1キャパシタ要素C201および第2キャパシタ要素C202が構成されている。また、第1および第2誘電体膜217,218は、同一の厚さで形成されている。さらに、第1および第2誘電体膜217,218、ならびに第1および第2上部電極膜222,225は、素子形成面204の中央部(たとえば、重心)に対して点対称に構成されており、かつ、横断線Aに対して線対称に形成されている。
<第4参考例>
図42は、第4参考例に係るディスクリートキャパシタ202の模式的な平面図である。
第1パッド領域250は、基板203の一端部側において、当該基板203の短辺207に沿って長方形状に形成されており、前述の第1誘電体膜217(ONO膜)を挟んで不純物拡散層213と対向している。第1パッド領域250に、第1接続電極228が接続されている。
第2ベース領域266は、複数の第2電極膜部分268〜273に分割(分離)されている。各第2電極膜部分268〜273は、いずれも矩形形状に形成されていて、第2ヒューズ267から第2接続電極229に向かって帯状に延びている。第2電極膜部分268〜273は、第2ヒューズ267を介して第2パッド領域265の端縁から、横断線Aに近接する位置まで延びるように形成されている。複数の第2電極膜部分268〜273は、複数種類の対向面積で、前述の第2誘電体膜218(ONO膜)を挟んで不純物拡散層213に対向している。
図43に示すように、第1接続電極228に複数のキャパシタ要素C211〜C217が並列に接続されている。同様に、第2接続電極229に複数のキャパシタ要素C211〜C217が並列に接続されている。第1接続電極228に接続された複数のキャパシタ要素C211〜C217、および第2接続電極229に接続された複数のキャパシタ要素C211〜C217は、不純物拡散層213の内部抵抗Rを中心として、第1および第2接続電極228,229にそれぞれ接続されている。
ヒューズF211〜F216が全て接続されているとき、ディスクリートキャパシタ202の容量値は、キャパシタ要素C211〜C217の容量値の総和の1/2である。複数のヒューズF211〜F216から選択した1つまたは2つ以上の第1および第2ヒューズ252,267を切断すると、当該切断された第1および第2ヒューズ252,267に対応するキャパシタ要素が切り離される。この場合、第1接続電極228側のキャパシタ要素C211〜C217と第2接続電極229側のキャパシタ要素C211〜C217とが対称になるように、切断対象が選択される。たとえば、第1接続電極228側のヒューズF212,F214が切断対象であれば、第2接続電極229側のヒューズF212,F214が切断対象となる。キャパシタ要素の切断に応じて、ディスクリートキャパシタ202の容量値が減少する。ヒューズF211〜F216の全てを切断した場合、ディスクリートキャパシタ202の容量値は、キャパシタ要素C211の容量値の1/2である。
<ディスクリートキャパシタ202の製造方法>
図44は、図42に示すディスクリートキャパシタ202の製造方法を説明するためのフローチャートである。
つまり、ステップS209において電極膜が形成された後、電極膜の表面に第1および第2上部電極膜249,264の最終形状に対応したレジストマスクが形成される(ステップS231:レジストマスク形成)。レジストマスクを介するエッチングにより、電極膜が、第1および第2上部電極膜249,264に整形される(ステップS232:電極膜パターニング)。電極膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
たとえば、前述の第1および第2実施形態に係る第1および第2製造方法において、ステップS2の第1リンデポ工程にかえて、半導体ウエハ38の表面にn型不純物を注入(ドーピング)するイオン注入法を採用してもよい。また、同様に、前述の第2製造方法におけるステップS24の第2リンデポ工程に代えて、半導体ウエハ38の表面にn型不純物を注入(ドーピング)するイオン注入法を採用してもよい。
また、前述の第1および第2実施形態に係る第2製造方法において、ステップS25の誘電体膜形成工程で、ボトム酸化膜19/トップ酸化膜21膜からなる誘電体膜17が形成される例について説明したが、第1製造方法と同様の厚さを有するONO膜が形成されてもよい。
また、前述の第1および第2実施形態では、Ni層/Pd層/Au層からなる第1および第2接続電極28,29の例について説明したが、第1および第2接続電極28,29は、Ni層、Pd層、およびAu層のいずれか一層からなっていてもよい。
また、前述の第1および第2参考例では、Ni層/Pd層/Au層からなる第1および第2接続電極128,129の例について説明したが、第1および第2接続電極128,129は、Ni層、Pd層、およびAu層のいずれか一層からなっていてもよい。
また、前述の第3および第4参考例では、Ni層/Pd層/Au層からなる第1および第2接続電極228,229の例について説明したが、第1および第2接続電極228,229は、Ni層、Pd層、およびAu層のいずれか一層からなっていてもよい。
たとえば、図19を参照すれば、以下のA1に示すような特徴を有するディスクリートキャパシタが抽出され得る。
A1:基板と、前記基板の表面部に形成された不純物拡散層と、前記基板上に形成され、前記不純物拡散層を選択的に露出させる第1開口を有する酸化膜と、前記酸化膜から露出した前記不純物領域上に形成された誘電体膜と、前記基板上に形成され、前記誘電体膜を挟んで前記不純物拡散層と対向する第1電極とを含み、前記誘電体膜の厚さが、800Å以上である、ディスクリートキャパシタ。
また、図20〜図32を参照して、HBM(Human Body Model:人体モデル)試験において、優れたESD(Electrostatic Discharge)耐量を実現できるディスクリートキャパシタを提供することを目的とする場合、以下のB1〜B18に示すような特徴を有するディスクリートキャパシタが抽出され得る。
ディスクリートキャパシタの電気的特性の一つに、HBM(Human Body Model:人体モデル)試験におけるESD(Electrostatic Discharge)耐量(以下、単に「ESD耐量」という。)がある。HBM試験とは、帯電によって人体に蓄積された静電気がデバイスに放電する状態を試験するモデルである。当該試験に適用されるデバイスは、高いESD耐量を有しているのが望ましい。
B3:前記ONO膜の厚さが、150Å〜430Åであり、前記ONO膜における前記窒化膜の厚さが、50Å〜270Åである、B1またはB2に記載のディスクリートキャパシタ。
B5:前記ONO膜における前記窒化膜の厚さが、20Å〜100Åである、B1に記載のディスクリートキャパシタ。
ディスクリートキャパシタの電気的特性の一つに、温度特性がある。温度特性とは、温度変化に対する容量値の変動率のことを示す。ディスクリートキャパシタでは、温度の上昇に伴って、容量値が増加する方向に変動する。したがって、優れた信頼性を有するディスクリートキャパシタを提供するには、温度変化に対して、容量値の変動率が少ない方が好ましい。
この構成によれば、700V〜1400VのESD耐量を達成できる。したがって、温度変化に強く、優れた信頼性を有するディスクリートキャパシタを提供できる。
B7:前記ONO膜の温度係数が、25ppm/℃〜40ppm/℃である、B1,B5およびB6のいずれか一つに記載のディスクリートキャパシタ。
B9:前記第1電極が、前記第1開口上に形成され、外部電極が接続されるパッド領域を含む、B8に記載のディスクリートキャパシタ。
B10:前記表面絶縁膜の厚さが、8000Å〜12000Åである、B8またはB9に記載のディスクリートキャパシタ。
この構成によれば、第1電極の一部が表面絶縁膜上にオーバラップして、不純物拡散層との間に寄生容量が形成されたとしても、第1電極のオーバラップ部と、不純物拡散層とを十分に離間させることができる。キャパシタの容量値は、距離(つまり、不純物拡散層と、第1電極のオーバラップ部との間の距離)に反比例するため、これにより、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタを提供できる。
B12:前記基板が、n型の半導体基板であり、前記不純物拡散層が、n型不純物が導入された領域である、B1〜B11のいずれか一つに記載のディスクリートキャパシタ。
B14:前記不純物拡散層が、前記基板の表面部全域に形成されている、B1〜B13のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、不純物拡散層がコンタクト電極膜を兼ねているので、製造時に、第1電極が設計した位置に対してずれて形成されても、第1電極全体を確実に不純物拡散層に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
この構成によれば、誘電体膜としてのONO膜を挟んでn型の半導体基板と対向する第1電極を上部電極とし、n型の半導体基板を下部電極とするディスクリートキャパシタが形成されている。このような構成によっても、B1に係るディスクリートキャパシタの効果と同様の効果を奏することができる。
B17:基板と、前記基板の表面部に形成された不純物拡散層と、前記不純物拡散層上に形成され、ボトム酸化膜/窒化膜/トップ酸化膜の順に積層されたONO膜と、前記基板上に形成され、前記ONO膜を挟んで前記不純物拡散層と対向する第1電極とを含み、HBM(Human Body Model:人体モデル)試験におけるESD耐量が、700V以上である、ディスクリートキャパシタ。
また、図20〜図32を参照して、優れた温度特性を有するディスクリートキャパシタを提供することを目的とする場合、以下のC1〜C18に示すような特徴を有するディスクリートキャパシタが抽出され得る。
ディスクリートキャパシタの電気的特性の一つに、温度特性がある。温度特性とは、温度変化に対する容量値の変動率のことを示す。ディスクリートキャパシタでは、温度が常温よりも高くなると、容量値が増加する方向に変動する。したがって、温度変化に対して容量値の変動率が少ないディスクリートキャパシタが望まれる。
C3:前記ONO膜における前記窒化膜の厚さが、50Å以上である、C1またはC2に記載のディスクリートキャパシタ。
この構成によれば、HBM(Human Body Model:人体モデル)試験におけるESD(Electrostatic Discharge)耐量に関して、700V〜1400VのESD耐量を有しながらも、優れた温度特性を有するディスクリートキャパシタを提供できる。
C5:前記基板上に形成され、前記不純物拡散層を選択的に露出させる第1開口を有する表面絶縁膜をさらに含む、C1〜C4のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、第1電極の一部が表面絶縁膜上にオーバラップして、不純物拡散層との間に寄生容量が形成されたとしても、第1電極のオーバラップ部と、不純物拡散層とを十分に離間させることができる。キャパシタの容量値は、距離(つまり、不純物拡散層と、第1電極のオーバラップ部との間の距離)に反比例するため、これにより、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタを提供できる。
この構成によれば、第1開口上に外部電極が接続されるパッド領域が形成されているので、第1開口上の領域を有効活用できる。
C8:前記表面絶縁膜は、前記第1開口から間隔を空けて形成された第2開口をさらに有し、前記不純物拡散層は、前記第2開口の直下の領域に延びており、前記第1電極と同一の導電材料で形成され、かつ前記第2開口を介して前記不純物拡散層と直接接続された第2電極をさらに含む、C5〜C7のいずれか一つに記載のディスクリートキャパシタ。
C10.前記基板が、p型の半導体基板であり、前記不純物拡散層が、n型不純物が導入された領域である、C1〜C8のいずれか一つに記載のディスクリートキャパシタ。
C11:前記基板のコーナー部が、平面視で面取りされたラウンド形状である、C1〜C10のいずれか一つに記載のディスクリートキャパシタ。
C12:前記不純物拡散層が、前記基板の表面部全域に形成されている、C1〜C11のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、下部電極を兼ねる不純物拡散層が基板の表面部全域に形成されている。したがって、製造時に、第1電極が設計した位置に対してずれて形成されても、第1電極全体を確実に不純物拡散層に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
この構成によれば、誘電体膜としてのONO膜を挟んでn型の半導体基板と対向する第1電極を上部電極とし、n型の半導体基板を下部電極とするディスクリートキャパシタが形成されている。このような構成によっても、前述のC1に係るディスクリートキャパシタの効果と同様の効果を奏することができる。
C15:基板と、前記基板の表面部に形成された不純物拡散層と、前記不純物拡散層上に形成され、ボトム酸化膜/窒化膜/トップ酸化膜の順に積層されたONO膜と、前記基板上に形成され、前記ONO膜を挟んで前記不純物拡散層と対向する第1電極とを含み、温度係数(TCR:Temperature Coefficient of Resistance)が、25ppm/℃〜40ppm/℃である、ディスクリートキャパシタ。
C17:n型の半導体基板と、前記半導体基板上に形成され、ボトム酸化膜/窒化膜/トップ酸化膜の順に積層されたONO膜と、前記ONO膜を挟んで前記半導体基板と対向する第1電極とを含み、温度係数(TCR:Temperature Coefficient of Resistance)が、25ppm/℃〜40ppm/℃である、ディスクリートキャパシタ。
また、図33〜図44を参照して、印加電圧の極性を反転させても、反転前後で容量値変動率が大きく異なることを防止できるディスクリートキャパシタを提供することを目的とする場合、以下のD1〜D17に示すような特徴を有するディスクリートキャパシタが抽出され得る。
D2:前記第1電極を正極とし、前記第2電極を負極とした場合の直流バイアスに対する容量値変動率と、前記第1電極を負極とし、前記第2電極を正極とした場合の直流バイアスに対する容量値変動率とが、実質的に等しい、D1に記載のディスクリートキャパシタ。
D4:前記第1誘電体膜および前記第2誘電体膜が、同一の面積で形成されている、D1〜D3のいずれか一つに記載のディスクリートキャパシタ。
D5:前記第1誘電体膜および前記第2誘電体膜が、同一の厚さで形成されている、D1〜D4のいずれか一つに記載のディスクリートキャパシタ。
D7:前記第1誘電体膜および前記第2誘電体膜が、ボトム酸化膜/窒化膜/トップ酸化膜の順に積層されたONO膜である、D1〜D6のいずれか一つに記載のディスクリートキャパシタ。
D9:前記第1電極および前記第2電極が、同一の導電材料で形成されている、D1〜D8のいずれか一つに記載のディスクリートキャパシタ。
D11:前記第1電極が、前記第1開口上に形成され、第1外部電極が接続される第1パッド領域を含み、前記第2電極が、前記第2開口上に形成され、第2外部電極が接続される第2パッド領域を含む、D10に記載のディスクリートキャパシタ。
D12:前記表面絶縁膜の厚さが、8000Å〜12000Åである、D10またはD11に記載のディスクリートキャパシタ。
D14:前記基板が、p型の半導体基板であり、前記不純物拡散層が、n型不純物が導入された領域である、D1〜D12のいずれか一つに記載のディスクリートキャパシタ。
D15:前記不純物拡散層が、前記基板の表面部全域に形成されている、D1〜D14のいずれか一つに記載のディスクリートキャパシタ。
2 ディスクリートキャパシタ
3 基板
13 不純物拡散層
14 シリコン酸化膜
15 第1開口
16 第2開口
17 誘電体膜
19 ボトム酸化膜
20 窒化膜
21 トップ酸化膜
22 上部電極膜
23 パッド領域
25 コンタクト電極膜
38 半導体ウエハ
49 上部電極膜
50 パッド領域
Claims (27)
- ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタであって、
表面、裏面、ならびに、前記表面および前記裏面を接続する側面を有し、平面視において一対の長辺および一対の短辺を含む長方形状に形成された半導体の基板と、
前記基板の前記側面から露出するように前記基板の前記表面の表面部の全域に形成され、5×1019cm−3を超える不純物濃度に形成された表面部を有する不純物拡散層と、
前記基板の前記表面の上に形成された酸化膜と、を含み、
前記酸化膜は、前記不純物拡散層を露出させる第1開口と、第2開口とを有し、
前記第1開口は、前記基板の前記長辺および前記短辺に沿って、前記基板の一端部側から他端部側に向けて延びるように平面視長方形状に形成され、
前記第2開口は、前記基板の他端部側において、前記基板の短辺に沿って平面視長方形状に形成されており、さらに、
前記第1開口内の前記不純物拡散層の上に形成された誘電体膜と、
前記第1開口内の前記誘電体膜を挟んで前記不純物拡散層と対向する第1電極膜と、
前記第2開口内の前記不純物拡散層の上に形成され、前記不純物拡散層に電気的に接続された第2電極膜と、
平面視において、前記基板の前記一端部側に位置する前記第1開口の領域内において前記第1電極膜に電気的に接続され、外部接続される第1外部電極と、
平面視において、前記第2開口に取り囲まれた領域内において前記第2電極膜に電気的に接続され、外部接続される第2外部電極と、を含み、
平面視において、第1外部電極と前記第2外部電極とは、前記基板の前記一端部側と前記他端部側とにおいて対称に配置されており、
前記第1電極膜は、前記第1外部電極と電気的に接続されるパッド領域と、前記パッド領域に隣接するベース領域と、前記パッド領域および前記ベース領域の間に形成され、前記パッド領域および前記ベース領域間を電気的に接続/遮断し得る複数のヒューズとを有し、
前記ベース領域は、複数の電極膜部分に分割されており、分割された各電極膜部分が前記ヒューズによって前記パッド領域と接続されている、ディスクリートキャパシタ。 - 前記ヒューズは、前記パッド領域との接続のための第1幅広部と、前記電極膜部分との接続のための第2幅広部と、前記第1幅広部および第2幅広部間を接続する幅狭部とを含み、前記幅狭部は、平面視において、等間隔で直線状に配列するように形成されている、請求項1に記載のディスクリートキャパシタ。
- 前記複数の電極膜部分は、複数種類の対向面積で、前記誘電体膜を挟んで前記不純物拡散層と対向している、請求項2に記載のディスクリートキャパシタ。
- 前記複数の電極膜部分の前記不純物拡散層に対する対向面積は、公比が2の等比数列をなすように設定された対向面積を有するように、順次変化されている、請求項3に記載のディスクリートキャパシタ。
- 前記不純物拡散層の表面部の不純物濃度は、2×1020cm−3以下である、請求項1〜4のいずれか一項に記載のディスクリートキャパシタ。
- 直流バイアスに対する容量値変動率の絶対値の範囲が、−10V〜+10Vの直流バイアスの範囲において|0.1|%/V以下である、請求項1〜5のいずれか一項に記載のディスクリートキャパシタ。
- 前記第1電極膜は、前記酸化膜の上に引き出され、前記酸化膜を被覆する第1オーバラップ電極部を有し、
前記第2電極膜は、前記酸化膜の上に引き出され、前記酸化膜を被覆する第2オーバラップ電極部を有している、請求項1〜6のいずれか一項に記載のディスクリートキャパシタ。 - 前記誘電体膜は、ボトム酸化膜/窒化膜/トップ酸化膜の順に積層されたONO膜を含む、請求項1〜7のいずれか一項に記載のディスクリートキャパシタ。
- 前記ONO膜の総厚さは、390Å〜460Åである、請求項8に記載のディスクリートキャパシタ。
- 前記ボトム酸化膜の厚さは、100Å〜130Åであり、前記窒化膜の厚さは、100Å〜110Åであり、前記トップ酸化膜の厚さは、190Å〜220Åである、請求項8または9に記載のディスクリートキャパシタ。
- 前記酸化膜の厚さが、8000Å〜12000Åである、請求項1〜10のいずれか一項に記載のディスクリートキャパシタ。
- 前記第2電極膜は、前記第1電極と同一の導電材料によって形成されている、請求項1〜11のいずれか一項に記載のディスクリートキャパシタ。
- 前記基板が、n型の半導体基板であり、
前記不純物拡散層が、n型不純物が導入された領域である、請求項1〜12のいずれか一項に記載のディスクリートキャパシタ。 - 前記基板が、p型の半導体基板であり、
前記不純物拡散層が、n型不純物が導入された領域である、請求項1〜12のいずれか一項に記載のディスクリートキャパシタ。 - 前記n型不純物が、燐である、請求項13または14に記載のディスクリートキャパシタ。
- 前記第1電極膜および前記第2電極膜を被覆する保護膜をさらに含み、
前記第1外部電極は、前記保護膜を貫通して前記第1電極膜に接続されており、
前記第2外部電極は、前記保護膜を貫通して前記第2電極膜に接続されている、請求項1〜15のいずれか一項に記載のディスクリートキャパシタ。 - 前記第1外部電極は、前記保護膜の表面から突出した第1突出部を有しており、
前記第2外部電極は、前記保護膜の表面から突出した第2突出部を有している、請求項16に記載のディスクリートキャパシタ。 - 前記第1外部電極は、前記保護膜の表面を被覆する第1オーバラップ部を有しており、
前記第2外部電極は、前記保護膜の表面を被覆する第2オーバラップ部を有している、請求項16または17に記載のディスクリートキャパシタ。 - 前記保護膜は、樹脂膜を含み、
前記第1外部電極は、前記樹脂膜を貫通して前記第1電極膜に接続されており、
前記第2外部電極は、前記樹脂膜を貫通して前記第2電極膜に接続されている、請求項16〜18のいずれか一項に記載のディスクリートキャパシタ。 - 前記不純物拡散層において前記基板の前記側面から露出する部分を被覆するように前記基板の前記側面を被覆する絶縁膜をさらに含む、請求項1〜19のいずれか一項に記載のディスクリートキャパシタ。
- ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタの製造方法であって、
表面および裏面を有するウエハを用意する工程と、
前記ウエハの前記表面にディスクリートキャパシタに対応した平面視において一対の長辺および一対の短辺を含む長方形状のチップ領域を設定し、前記チップ領域の表面部の全域に不純物を導入し、前記チップ領域の全域に5×1019cm−3を超える不純物濃度を有する不純物拡散層を形成する第1不純物導入工程と、
前記不純物拡散層の表面部の不純物濃度が5×1019cm−3を超える不純物濃度に維持される条件で熱酸化処理を施すことにより、前記チップ領域の全域を被覆する酸化膜を形成する工程と、
前記酸化膜を除去して、前記不純物拡散層を露出させる第1開口、および、第2開口を前記チップ領域に形成する工程であって、前記第1開口は、前記チップ領域の前記長辺および前記短辺に沿って、前記チップ領域の一端部側から他端部側に向けて延びるように平面視長方形状に形成し、前記第2開口は、前記チップ領域の他端部側において前記チップ領域の前記短辺に沿って平面視長方形状に形成する工程と、
前記第1開口内において前記不純物拡散層の上に誘電体膜を形成する工程と、
前記第1開口内において前記誘電体膜を挟んで前記不純物拡散層と対向する第1電極膜を形成する工程と、
前記第2開口内において前記不純物拡散層に直接接続される第2電極膜を形成する工程と、
形成された前記第1電極膜の表面に、前記チップ領域の前記一端部側の位置のパッド領域と、パッド領域に隣接するベース領域と、パッド領域およびベース領域間を電気的に接続/遮断し得る複数のヒューズとを有する第1電極膜の最終形状に対応したレジストマスクを形成する工程と、
形成された前記レジストマスクを介するエッチングにより前記第1電極膜を形成する工程と、
平面視において前記第1開口に取り囲まれた領域内において前記第1電極膜に接続され、外部接続される第1外部電極を形成する工程と、
平面視において前記第2開口に取り囲まれた領域内において前記第2電極膜に接続され、外部接続される第2外部電極を形成する工程と、
前記チップ領域に沿って前記ウエハを切断することにより、ディスクリートキャパシタを切り出す個片化工程と、を含む、ディスクリートキャパシタの製造方法。 - ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタの製造方法であって、
表面および裏面を有するウエハを用意する工程と、
前記ウエハの前記表面にディスクリートキャパシタに対応した平面視において一対の長辺および一対の短辺を含む長方形状のチップ領域を設定し、前記チップ領域の表面部の全域に不純物を導入し、前記チップ領域の全域に不純物拡散層を形成する第1不純物導入工程と、
熱酸化処理によって、前記ウエハの上に前記チップ領域の全域を被覆する酸化膜を形成する工程と、
前記酸化膜を除去して、前記不純物拡散層を露出させる第1開口、および、第2開口を前記チップ領域に形成する工程であって、前記第1開口は、前記チップ領域の前記長辺および前記短辺に沿って、前記チップ領域の一端部側から他端部側に向けて延びるように平面視長方形状に形成し、前記第2開口は、前記チップ領域の他端部側において前記チップ領域の前記短辺に沿って平面視長方形状に形成する工程と、
前記不純物拡散層の表面部の不純物濃度が5×1019cm−3を超えるように、前記第1開口から露出する前記不純物拡散層の表面部および前記第2開口から露出する前記不純物拡散層の表面部に前記不純物と同一導電型の不純物をそれぞれ導入する第2不純物導入工程と、
前記第1開口内において前記不純物拡散層の上に誘電体膜を形成する工程と、
前記第1開口内において前記誘電体膜を挟んで前記不純物拡散層と対向する第1電極膜を形成する工程と、
前記第2開口内において前記不純物拡散層に直接接続される第2電極膜を形成する工程と、
形成された前記第1電極膜の表面に、前記チップ領域の前記一端部側の位置のパッド領域と、パッド領域に隣接するベース領域と、パッド領域およびベース領域間を電気的に接続/遮断し得る複数のヒューズとを有する第1電極膜の最終形状に対応したレジストマスクを形成する工程と、
形成された前記レジストマスクを介するエッチングにより前記第1電極膜を形成する工程と、
平面視において前記第1開口に取り囲まれた領域内において前記第1電極膜に接続され、外部接続される第1外部電極を形成する工程と、
平面視において前記第2開口に取り囲まれた領域内において前記第2電極膜に接続され、外部接続される第2外部電極を形成する工程と、
前記チップ領域に沿って前記ウエハを切断することにより、ディスクリートキャパシタを切り出す個片化工程と、を含む、ディスクリートキャパシタの製造方法。 - 前記酸化膜を形成する工程は、950℃〜1000℃の処理温度で前記酸化膜を形成する工程を含む、請求項21または22に記載のディスクリートキャパシタの製造方法。
- 前記ウエハが、n型の半導体ウエハであり、
前記第1不純物導入工程は、前記チップ領域の表面部にn型の不純物を導入する工程を含む、請求項21〜23のいずれか一項に記載のディスクリートキャパシタの製造方法。 - 前記ウエハが、p型の半導体ウエハであり、
前記第1不純物導入工程は、前記チップ領域の表面部にn型の不純物を導入する工程を含む、請求項21〜23のいずれか一項に記載のディスクリートキャパシタの製造方法。 - 前記個片化工程に先立って、前記チップ領域を取り囲み、前記不純物拡散層が露出する内壁面を有する溝を前記ウエハの前記表面に形成する工程をさらに含み、
前記個片化工程は、前記溝に連通するまで前記ウエハの前記裏面を研削する工程を含む、請求項21〜25のいずれか一項に記載のディスクリートキャパシタの製造方法。 - 前記個片化工程に先立って、前記不純物拡散層を被覆するように前記溝の前記内壁面を被覆する絶縁膜を形成する工程をさらに含む、請求項26に記載のディスクリートキャパシタの製造方法。
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