JP2007194352A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】同一基板上にＣＲ回路を有する半導体装置において、ＣＲ積の変動を抑える素子構造を提供する。
【解決手段】この半導体装置は、同一半導体基板６上に抵抗１と容量を有する半導体装置である。抵抗１と容量の第１電極２とは同一幅で一連に繋がった第１の導電体膜からなり、第１電極の横に配置された第２電極４は第１の導電体膜と同一物（同一組成、同一膜厚）の第２の導電体膜からなる。第１電極２と第２電極４との間に容量誘電膜３を備えている。抵抗１、容量の第１電極２および第２電極４を同一膜厚で形成することにより、抵抗１の膜厚と容量面積の一辺の長さとは同じ値に形成できる。そのため、抵抗１の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺され、ＣＲ積の変動が小さい回路を提供することができる。
【選択図】図１

Description

本発明は、同一基板上にＣＲ回路を有する半導体装置およびその製造方法に関するものである。

半導体集積回路において、ノイズフィルタ等に用いられるＣＲ回路では、容量Ｃと抵抗Ｒの積のばらつきが小さいことが求められており、容量と抵抗の積（ＣＲ積）の変動をより小さく抑えることが重要な課題の一つとなっている。このために、容量と抵抗の各種の高精度化の取り組みが採用されている。（例えば特許文献１参照）
従来の半導体装置について、図９（ａ）、（ｂ）、（ｃ）を参照しながら説明する。

図９（ａ）は、従来例の半導体装置においてＣＲ回路の容量と抵抗の平面図を示す。図９（ｂ）は、図９（ａ）の等価回路図を示す。図９（ｃ）は、図９（ａ）のＸ−Ｘ’線における断面図を示す。なお、図９（ａ）においては、半導体基板などの図示は省略している。

図９（ａ），（ｃ）において、符号１０１はポリシリコン膜からなる抵抗を示し、符号１０２はポリシリコン膜からなる容量の第１電極を示し、符号１０３は容量酸化膜を示し、符号１０４はポリシリコン膜からなる容量の第２電極を示し、符号１０５はシリコン酸化膜からなる絶縁膜を示し、符号１０６は半導体基板を示し、符号１０７はコンタクトプラグを示し、符号１０８は引き出し電極を示し、符号１０９はシリコン酸化膜からなる層間絶縁膜を示す。記号Ａ、Ｂ、ＣはＣＲ回路の各端子を示す。記号ａ、ｂ、ｎ、ｍ、ｏ、ｔは抵抗の抵抗値および容量の容量値を決めるパラメータとなる各部の寸法を示している。

この図９（ａ）、（ｃ）に示す様な構造は、容量酸化膜１０３の膜厚と抵抗１０１上の酸化膜（容量酸化膜１０３と同時に形成）の膜厚の増加が起きた場合、容量値の減少および抵抗値の増加が起こる。また、容量酸化膜１０３の膜厚と抵抗１０１上の酸化膜の膜厚の減少が起きた場合は、容量値の増加および抵抗値の減少が起こる。したがって、ＣＲ積の変動を低減できる。ポリシリコンからなる抵抗１０１を酸化する前のポリシリコン膜の膜厚のばらつきについては、ＣＲ積の変動に影響する構造となっている。
特開平７−１６１９３７号公報

上記従来の半導体装置では、ポリシリコンからなる抵抗１０１が酸化されて減少する膜厚については、ＣＲ積の変動要因としては相殺されているが、ポリシリコンからなる抵抗１０１を酸化する前のポリシリコン膜の膜厚のばらつきは、ＣＲ積の変動要因となる構造である。したがって、酸化前のポリシリコン膜厚のばらつきが大きい場合は、ＣＲ積の変動を十分低減できないという問題があった。

また、ポリシリコン膜を酸化した酸化膜を容量誘電膜とするため、シリコン窒化膜等の誘電率の高い膜を使えないという問題があった。更に、ポリシリコン膜以外の抵抗では、ＣＲ積の変動の低減を図れないという問題があった。

したがって、本発明の目的は、ＣＲ積の変動（ばらつき）を抑えることができるＣＲ構造を有した半導体装置およびその製造方法を提供することである。

上記課題を解決するために、本発明の半導体装置は、同一半導体基板上に抵抗と容量とを備えた半導体装置であって、抵抗と容量の第１電極とは、半導体基板上に形成された同一幅で一連に繋がった第１の導電体膜からなり、容量の第２電極は、第１の導電体と同一組成および同一膜厚で半導体基板上に形成された第２の導電体膜からなり、容量の第１電極の横に所定の隙間を開けて配置され、容量の容量誘電膜は、容量の第１電極および第２電極の隙間を埋める状態に半導体基板上に形成されている。

この構成によれば、抵抗の膜厚は、容量の面積の一辺の長さと同じであり、抵抗の膜厚と容量の面積の一辺の長さの変動はＣＲ積としては相殺されるので、ＣＲ積の変動が小さいＣＲ回路を実現することができる。

また、抵抗と容量の第１電極とを同一幅で一連に繋がった同一の第１の導電体膜で構成することにより、つまり抵抗と容量の第１電極とを同一幅にすることにより、容量誘電膜厚と抵抗幅の変動を相殺することができ、よりＣＲ積の変動を低減することができる。

上記の半導体装置においては、第１および第２の導電体膜は半導体膜であることが好ましい。

この構成によれば、半導体膜は、添加する不純物濃度を調整することにより比抵抗を容易に調整することができるため、所望の比抵抗を得ることが可能である。

また、上記の半導体装置においては、容量の第１電極と第２電極とを構成する半導体膜の表面はシリサイド化されていることが好ましい。

この構成によれば、前記容量の前記電極を低抵抗に形成できるため、前記容量の寄生抵抗を小さくすることが可能である。

また、上記の半導体装置においては、第１および第２の導電体膜はメタル膜であることが好ましい。

この構成によれば、前記容量の前記電極をメタル膜で形成しているため、電圧依存性がほぼ無い前記容量を形成することが可能である。

また、上記の半導体装置においては、第１の導電体膜における抵抗を構成する部分は蛇行形状を有し、第１の導電体膜における容量の第１電極を構成する部分は櫛形形状を有し、容量の第２電極を構成する第２の導電体膜は、第１の導電体膜における容量の第１電極を構成する部分に対して互いに噛み合う櫛形形状を有していることが好ましい。

この構成によれば、より小さな領域に所望の抵抗値および容量値のＣＲ回路を形成することができる。

本発明の半導体装置の製造方法は、同一半導体基板上に抵抗と容量とを有する半導体装置の製造方法であって、半導体基板上に絶縁膜を形成する工程と、絶縁膜上に導電体膜を堆積する工程と、導電体膜を選択的にエッチングして抵抗を形成すると同時に、容量の第１電極と第２電極とを形成する工程と、導電体膜のエッチング後に半導体基板上に容量誘電膜を堆積する工程と、容量誘電膜を選択的にエッチングして容量誘電膜を容量上に残す工程とを含む。

この方法によれば、抵抗と容量の第１電極および第２電極とを同一膜厚で形成することにより、抵抗の膜厚と容量面積の一辺の長さとは同じ値に形成できる。そのため、抵抗の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺されるので、ＣＲ積の変動が小さいＣＲ回路を実現することができる。

上記の半導体装置の製造方法によれば、導電体膜は半導体膜であり、容量誘電膜はシリコン窒化膜であることが好ましい。

この方法によれば、導電体膜として用いる半導体膜は、添加する不純物濃度を調整することにより比抵抗を容易に調整することができるため、所望の比抵抗を得ることが可能である。また、容量誘電膜として用いるシリコン窒化膜は、比誘電率がシリコン酸化膜より高いため、容量の面積を小さくすることが可能である。

また、上記の半導体装置の製造方法によれば、導電体膜はメタル膜であり、容量誘電膜はシリコン窒化膜であることが好ましい。

この方法によれば、容量の電極をメタル膜で形成しているため、電圧依存性がほぼ無い容量を形成することが可能である。また、容量誘電膜として用いるシリコン窒化膜は、比誘電率がシリコン酸化膜より高いため、容量の面積を小さくすることが可能である。

本発明の半導体装置によると、抵抗の膜厚は、容量面積の一辺と同じである。そのため、抵抗の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺されるので、ＣＲ積の変動が小さいＣＲ回路を実現することができる。

また、本発明の半導体装置の製造方法によると、抵抗と容量の第１電極および第２電極とを同一膜厚で形成することにより、抵抗の膜厚と容量面積の一辺の長さとは同じ値に形成できる。そのため、抵抗の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺されるので、ＣＲ積の変動が小さいＣＲ回路を実現することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。

図１（ａ）は本発明の第１の実施形態に係る半導体装置の平面図を示し、図１（ｂ）は図１（ａ）の等価回路図を示し、図１（ｃ）は図１（ａ）のＸ−Ｘ’線における断面図を示す。

図１（ａ）、（ｃ）において、符号１はポリシリコン膜からなる抵抗を示し、符号２はポリシリコン膜からなる容量の第１電極を示し、符号３は容量誘電膜を示し、符号４はポリシリコン膜からなる容量の第２電極を示し、符号５はシリコン酸化膜からなる絶縁膜を示し、符号６は半導体基板（シリコン基板）を示し、符号７はコンタクトプラグを示し、符号８は引き出し配線を示し、符号９はシリコン酸化膜からなる層間絶縁膜を示す。記号Ａ、Ｂ、ＣはＣＲ回路の各端子を示す。記号ａ、ｂ、ｎ、ｍ、ｔは抵抗の抵抗値および容量の容量値を決めるパラメータとなる各部の寸法を示している。ここで、抵抗と容量は基板上の同一面内に形成されている。

図１（ａ）、（ｂ）、（ｃ）に示すように、第１の実施形態の半導体装置では、抵抗１と容量の第１電極２とは、半導体基板６上に形成された同一幅で一連に繋がった同一のポリシリコン膜（半導体膜）から構成されている。

また、容量の第２電極４は、抵抗１、容量の第１電極２と同一物（同一組成および同一膜厚）で半導体基板６上にシリコン酸化膜からなる絶縁膜５を介して形成されたポリシリコン膜からなり、容量の第１電極２に対して所定の隙間を開けて配置されている。

また、容量誘電膜３は、容量の第１電極２および第２電極４の隙間を埋める状態に半導体基板６上にシリコン酸化膜からなる絶縁膜５を介して形成されている。

以上の構成により、抵抗１と容量の第１電極２および第２電極４とは、同一の膜厚ｔに形成されている。これにより、抵抗１の膜厚は、容量面積の一辺と同じであり、抵抗１の膜厚と容量面積の一辺の長さの変動はＣＲ積としては相殺される。そのため、ＣＲ積の変動が小さいＣＲ回路を実現することができる。

以上について、数式を用いてよりわかりやすく説明する。容量Ｃ、抵抗Ｒおよび容量抵抗積Ｃ＊Ｒを数式により表すと以下の通りとなる。

Ｃ＝εｒ＊ε０＊（ｍ＊ｔ／ｂ） ・・・（１）
Ｒ＝（ρ／ｔ）＊（ｎ／ａ） ・・・（２）
Ｃ＊Ｒ＝εｒ＊ε０＊ρ＊（ｍ／ｂ）＊（ｎ／ａ） ・・・（３）
ここで、記号εｒは容量誘電膜の比誘電率を示し、記号ε０は真空の誘電率を示し、記号ｍは容量面積の一辺の長さを示し、記号ｔは容量面積の他の一辺の長さと抵抗の膜厚とを示し、記号ｂは容量誘電膜厚を示し、記号ρは抵抗の比抵抗を示し、記号ｎは抵抗の長さを示し、記号ａは抵抗幅を示す。

以上に示すように、式（３）のＣＲ積では、抵抗膜厚ｔがパラメータとならないので、変動パラメータを従来から減らせることができ、ＣＲ積の変動が小さいＣＲ回路を実現することができていることがわかる。

なお、上記の構成において、容量の第１電極２および第２電極４を構成する半導体膜の表面がシリサイド化されている場合（ポリサイド構造）にも有効である。

抵抗として使用する前記ポリシリコン膜は、添加する不純物濃度を調整することにより比抵抗を容易に調整することができるため、所望の比抵抗を得ることが可能である。

また、容量の電極の半導体膜表面がシリサイド化されている場合、前記容量の前記電極を低抵抗に形成できるため、前記容量の寄生抵抗を小さくすることが可能である。

次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図３〜図５を用いて説明する。図３〜図５は図１（ａ）のＸ−Ｘ’線における製造過程の断面図である。

まず、図３に示すように、半導体基板６であるシリコン基板上にシリコン酸化膜からなる絶縁膜５を熱酸化により形成する。その後、基板全面にポリシリコン膜を堆積し、その後所望の抵抗となる様にイオン注入によりＡｓ^＋やＢ^＋等の不純物イオンを打ち込み、さらにその後ポリシリコン膜をエッチングして抵抗１を形成すると同時に容量の第１電極２および第２電極４を同時に形成する。

次に、図４に示すように、８５０℃１０分程度のＯ_２雰囲気でポリシリコン膜表面にシリコン酸化膜を形成した後、基板全面にシリコン窒化膜を堆積する。続いて、フォトマスクをマスクとするエッチングにより、シリコン窒化膜のうち、容量として利用される領域（容量部）を残して不要な領域を取り除き、容量誘電膜３を形成する。以上において、容量誘電膜３はシリコン酸化膜とシリコン窒化膜の２層構造としたが、シリコン酸化膜やＳｉＯＮ等の単層の誘電膜でもよい。

次に、図５に示すように、層間絶縁膜９を堆積した後、８５０℃、Ｎ_２雰囲気で約６０分間熱処理する。本実施例では、層間絶縁膜９は、膜厚１００ｎｍの酸化シリコン膜上にボロン（４．５重量％）とリン（５重量％）を含んだ膜厚７００ｎｍの酸化シリコン膜を堆積して形成した。続いて、層間絶縁膜９を貫通して抵抗１および容量の第１電極２および第２電極４に達するコンタクトホールを形成した後、コンタクトホールにタングステンを埋め込んで、コンタクトプラグ７を形成する。次に、配線膜を堆積した後、フォトレジストをマスクとするエッチングにより、引き出し電極８を形成する。

以上のような製造方法により、抵抗１、容量の第１電極２および第２電極４は、同一の膜厚ｔにできている。これにより、抵抗１の膜厚は、容量面積の一辺の長さと同じであり、抵抗１の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺されるので、ＣＲ積の変動が小さいＣＲ回路を実現できる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。

図２（ａ）は本発明の第２の実施形態に係る半導体装置の平面図を示し、図２（ｂ）は図２（ａ）の等価回路図を示し、図２（ｃ）は図２（ａ）のＸ−Ｘ’線における断面図を示す。

図２（ａ）、（ｂ）において、符号５１はポリシリコン膜からなる抵抗を示し、符号５２はポリシリコン膜からなる容量の第１電極を示し、符号５３は容量誘電膜を示し、符号５４はポリシリコン膜からなる容量の第２電極を示し、符号５５はシリコン酸化膜からなる絶縁膜を示し、符号５６は半導体基板（シリコン基板）を示し、符号５７はコンタクトプラグを示し、符号５８は引き出し配線を示し、符号５９はシリコン酸化膜からなる層間絶縁膜を示す。記号Ａ、Ｂ、ＣはＣＲ回路の各端子を示す。記号ａ、ｂ、ｎ、ｍ、ｔは抵抗の抵抗値および容量の容量値を決めるパラメータとなる各部の寸法を示している。ここで、抵抗と容量は基板上の同一面内に形成されている。

図２（ａ）、（ｂ）、（ｃ）に示すように、第２の実施形態の半導体装置では、蛇行形状に折れ曲がった抵抗５１と櫛形形状の容量の第１電極５２とは、半導体基板５６上に形成された、一連に繋がった同一（同一組成、同一膜厚）のメタル層から構成され、櫛形形状の容量の第２電極５４は抵抗５１と櫛形形状の容量の第１電極５２と同一（同一組成、同一膜厚）のメタル層から構成されている。

容量の第１電極５２と容量の第２電極５４とは、互いに噛み合うように、つまり互い違いに配置されている。

容量の第１電極５２と第２電極５４との間の隙間を埋めるように容量誘電膜５３が半導体基板５６上に形成されている。

以上の構成により、抵抗５１と容量の第１電極５２および第２電極５４とは、同一の膜厚ｔにできている。これにより、抵抗５１の膜厚は、容量面積の一辺の長さと同じであり、抵抗５１の膜厚と容量面積の一辺の長さの変動は、ＣＲ積としては相殺される。そのため、ＣＲ積の変動が小さいＣＲ回路を実現することができている。

抵抗５１は、複数回折れ曲がった形状、つまり蛇行形状を有し、容量の第１電極５２および第２電極５４は櫛形形状を有することにより、できるだけ小さな領域に所望の抵抗値および容量値のＣＲ回路を形成することができる。

次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６〜図８を用いて説明する。図６〜図８は図２（ａ）のＸ−Ｘ’線における製造過程の断面図である。

まず、図６に示すように、シリコン基板５６上にシリコン酸化膜からなる絶縁膜５５を形成する。その後、基板全面にメタル層を堆積した後、メタル層をエッチングして抵抗５１を形成すると同時に容量の第１電極５２および第２電極５４を同時に形成する。

その後、図７に示すように、基板全面にシリコン窒化膜を堆積する。続いて、フォトマスクをマスクとするエッチングにより、シリコン窒化膜のうち、容量として利用される領域（容量部）を残して不要な領域を取り除き、容量誘電膜５３を形成する。以上において、容量誘電膜５３はシリコン窒化膜としたが、有機膜等の別の誘電膜でもよい。

次に、図８に示すように、ｐ−ＴＥＯＳ膜等のシリコン酸化膜からなる層間絶縁膜５９を堆積した後、ＣＭＰ等により層間絶縁膜５９を平坦化する。

以上のような製造方法により、抵抗５１と容量の第１電極５２および第２電極５４とは、同一の膜厚ｔにできている。これにより、抵抗５１の膜厚は、容量の面積の一辺の長さと同じであり、抵抗５１の膜厚と容量の面積の一辺の長さの変動は、ＣＲ積として相殺されるので、ＣＲ積の変動が小さいＣＲ回路を実現している。

また、容量の電極をメタル膜で形成しているため、電圧依存性がほぼ無い、前記容量を形成することができている。

以上説明したように、本発明は、ＣＲ回路を有する半導体装置等に有用である。

（ａ）は第１の実施形態に係る半導体装置を示す平面図、（ｂ）は第１の実施形態に係る半導体装置を示す等価回路図、（ｃ）は第１の実施形態に係る半導体装置を示す断面図である。 （ａ）は第２の実施形態に係る半導体装置を示す平面図、（ｂ）は第２の実施形態に係る半導体装置を示す等価回路図、（ｃ）は第２の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置の製造工程を示す断面図である。 第１の実施形態に係る半導体装置の製造工程を示す断面図である。 第１の実施形態に係る半導体装置の製造工程を示す断面図である。 第２の実施形態に係る半導体装置の製造工程を示す断面図である。 第２の実施形態に係る半導体装置の製造工程を示す断面図である。 第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）は従来例の半導体装置を示す平面図、（ｂ）は従来例の半導体装置を示す等価回路図、（ｃ）は従来例の半導体装置を示す断面図である。

符号の説明

１ ポリシリコン膜からなる抵抗
２ ポリシリコン膜からなる容量の第１電極
３ 容量誘電膜
４ ポリシリコン膜からなる容量の第２電極
５ シリコン酸化膜からなる絶縁膜
６ 半導体基板
７ コンタクトプラグ
８ 引き出し電極
９ シリコン酸化膜からなる層間絶縁膜
５１ メタル膜からなる抵抗
５２ メタル膜からなる容量の第１電極
５３ 容量誘電膜
５４ メタル膜からなる容量の第２電極
５５ シリコン酸化膜からなる絶縁膜
５６ 半導体基板
５７ コンタクトプラグ
５８ 引き出し電極
５９ シリコン酸化膜からなる層間絶縁膜
１０１ ポリシリコン膜からなる抵抗
１０２ ポリシリコン膜からなる容量の第１電極
１０３ 容量誘電膜
１０４ ポリシリコン膜からなる容量の第２電極
１０５ シリコン酸化膜からなる絶縁膜
１０６ 半導体基板
１０７ コンタクトプラグ
１０８ 引き出し電極
１０９ シリコン酸化膜からなる層間絶縁膜

Claims (8)

1. 同一半導体基板上に抵抗と容量とを備えた半導体装置であって、
   前記抵抗と前記容量の第１電極とは、前記半導体基板上に形成された同一幅で一連に繋がった第１の導電体膜からなり、
   前記容量の第２電極は、前記第１の導電体と同一組成および同一膜厚で前記半導体基板上に形成された第２の導電体膜からなり、前記容量の第１電極の横に所定の隙間を開けて配置され、
   前記容量の容量誘電膜は、前記容量の第１電極および第２電極の隙間を埋める状態に前記半導体基板上に形成された半導体装置。
2. 前記第１および第２の導電体膜は半導体膜である請求項１に記載の半導体装置。
3. 前記容量の第１電極と第２電極とを構成する前記半導体膜の表面はシリサイド化されている請求項２に記載の半導体装置。
4. 前記第１および第２の導電体膜はメタル膜である請求項１に記載の半導体装置。
5. 前記第１の導電体膜における前記抵抗を構成する部分は蛇行形状を有し、前記第１の導電体膜における前記容量の第１電極を構成する部分は櫛形形状を有し、
   前記容量の第２電極を構成する前記第２の導電体膜は、前記第１の導電体膜における前記容量の第１電極を構成する部分に対して互いに噛み合う櫛形形状を有している請求項１〜４のいずれかに記載の半導体装置。
6. 同一半導体基板上に抵抗と容量とを有する半導体装置の製造方法であって、
   前記半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜上に導電体膜を堆積する工程と、
   前記導電体膜を選択的にエッチングして前記抵抗を形成すると同時に、前記容量の第１電極と第２電極とを形成する工程と、
   前記導電体膜のエッチング後に前記半導体基板上に容量誘電膜を堆積する工程と、
   前記容量誘電膜を選択的にエッチングして前記容量誘電膜を前記容量上に残す工程とを含む半導体装置の製造方法。
7. 前記導電体膜は半導体膜であり、前記容量誘電膜はシリコン窒化膜である請求項６に記載の半導体装置の製造方法。
8. 前記導電体膜はメタル膜であり、前記容量誘電膜はシリコン窒化膜である請求項６に記載の半導体装置の製造方法。

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