JP5103232B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、容量素子を有する半導体装置に適用して有効な技術に関する。
半導体基板上に、ＭＩＳＦＥＴやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。半導体基板上に形成されるキャパシタには、ＭＯＳ型容量素子、ＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子、あるいはＭＩＭ（Metal Insulator Metal）型容量素子などがある。
特開２００５-１９７３９６号公報（特許文献１）には、くし形の配線で容量を形成する技術が記載されている。
特開２００６−２５３４９８号公報（特許文献２）には、信号配線パターンに隣り合って配置されたダミーパターンを電源またはグラウンドなどの固定電位に接続する技術が記載されている。
特開２００１−２７４２５５号公報（特許文献３）には、ダミー配線の一部を電源またはグランドの固定電位ノードに接続する技術が記載されている。
特開２００７−８１０４４号公報（特許文献４）には、容量素子の電極と同一の配線層に、容量素子を平面的に囲むように、シールド用の導電体を設ける技術が記載されている。
特開２００５−１９７３９６号公報 特開２００６−２５３４９８号公報 特開２００１−２７４２５５号公報 特開２００７−８１０４４号公報
本発明者の検討によれば、次のことが分かった。
素子の結線に用いられる配線メタルを様々な形状で組み合わせてＭＩＭ型容量素子を形成することができる。このＭＩＭ型容量素子は、配線を電極とし、層間絶縁膜を誘電体膜（容量絶縁膜）とするため、多層配線構造では、水平方向および垂直方向の両方向に容量を形成することができ、容量素子の大容量化が可能である。また、近年の微細加工技術の発展に伴い、水平方向および垂直方向共に配線間の距離が縮まってきており、より大きな容量値が得られるようになってきている。
ＭＩＭ型容量素子の下方には、ＣＭＰ工程での平坦性向上の目的で、活性領域やゲート電極のダミーパターンを配置することが好ましい。ＭＩＭ型容量素子の下方に活性領域のダミーパターンを配置すれば、半導体基板に設けた溝を絶縁体で埋め込んで素子分離領域を形成する際のＣＭＰ工程でディッシングを防止し、平坦性を向上することができる。また、ＭＩＭ型容量素子の下方にゲート電極のダミーパターンを配置すれば、ゲート電極およびそのダミーパターンを覆うように形成した層間絶縁膜の上面を平坦化するＣＭＰ工程で、ディッシングを防止し、平坦性を向上することができる。
しかしながら、ＭＩＭ型容量素子の下方に活性領域やゲート電極のダミーパターンを配置した場合、このダミーパターンは、どこにも接続されない孤立パターン（いわゆるフローティングパターン）であるため電位が不安定になり、ＭＩＭ型容量素子へのノイズ源になったり、あるいはＭＩＭ型容量素子の電極用配線パターンとの間の寄生容量値が変動して、容量素子を利用した回路の電気特性が不安定になる可能性がある。これは、半導体装置の性能を低下させる。
また、ＭＩＭ型容量素子の下方に活性領域やゲート電極のダミーパターンを配置した場合、このダミーパターンとＭＩＭ型容量素子の電極用配線パターンとが上下に対向していると、両者が干渉して寄生容量値が増大し、容量素子を利用した回路の電気的特性が低下する可能性がある。これは、半導体装置の性能を低下させる。
それに対して、ＭＩＭ型容量素子の下方に活性領域やゲート電極のダミーパターンを配置しないようにすると、半導体基板上に形成する各層の平坦性が低下し、半導体装置の生産性が低下する可能性がある。
本発明の目的は、容量素子を有する半導体装置の性能を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、同層の金属パターン間の容量を利用した容量素子の下方に、ダミーのゲートパターンとダミーの活性領域パターンとを設け、それらダミーのパターンを固定電位に接続するものである。
また、代表的な実施の形態による半導体装置は、同層の金属パターン間の容量を利用した容量素子の下方に、ダミーのゲートパターンとダミーの活性領域パターンとを設け、それらダミーのパターンを、容量素子を構成する金属パターンと平面的に重ならないように配置したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、容量素子を有する半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、容量素子を有する半導体装置である。
図１〜図７は、本実施の形態の半導体装置の要部断面図であり、図８〜図１８は、本実施の形態の半導体装置の要部平面図である。図１〜図６および図８〜図１８には、半導体装置のキャパシタ形成領域の平面図または断面図が示され、図７には、半導体装置のＭＩＳＦＥＴ形成領域の断面図が示されている。図１は図８および図９のＡ−Ａ線の断面に対応し、図２は図８および図９のＢ−Ｂ線の断面に対応し、図３は図８および図９のＣ−Ｃ線の断面に対応し、図４は図８および図９のＤ−Ｄ線の断面に対応し、図５は図９のＥ−Ｅ線の断面に対応し、図６は図９のＦ−Ｆ線の断面に対応するが、図１〜図７の断面図では、絶縁膜３６および配線Ｍ５よりも上層の構造は、図示を省略している。また、半導体装置において、図７のＭＩＳＦＥＴ形成領域は、図８〜図１８のキャパシタ形成領域とは異なる平面領域に配置されている。
また、図８〜図１３には、半導体装置の同じ平面領域（ここではキャパシタ形成領域）の異なる層が示されている。すなわち、図８には、キャパシタ形成領域におけるｐ型半導体領域１１ｂ，１１ｃおよび導体パターン８ｂの平面レイアウト（平面配置）が示され、図９には、第１層配線である配線Ｍ１のキャパシタ形成領域における平面レイアウトが示され、図１０には、第２層配線である配線Ｍ２のキャパシタ形成領域における平面レイアウトが示されている。また、図１１には、第３層配線である配線Ｍ３のキャパシタ形成領域における平面レイアウトが示されて、図１２には、第４層配線である配線Ｍ４のキャパシタ形成領域における平面レイアウトが示され、図１３には、第５層配線である配線Ｍ５のキャパシタ形成領域における平面レイアウトが示されている。また、図１４は、キャパシタ形成領域におけるｐ型半導体領域１１ｂ，１１ｃおよび導体パターン８ｂに配線Ｍ１の平面レイアウトを重ねたものに対応する。なお、図１４において、ｐ型半導体領域１１ｃは、シールド用の金属パターンＭＧ１の下方にある。図８〜図１４は、いずれも平面図であるが、図面を見やすくするために、ｐ型半導体領域１１ｂ，１１ｃ、導体パターン８ｂおよび配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５にハッチングを付してある。
また、図１５は、キャパシタ形成領域におけるｐ型半導体領域１１ｂ，１１ｃおよび導体パターン８ｂとプラグ２３ａ，２３ｂの平面レイアウトが示されている。また、図１６は、キャパシタ形成領域における配線Ｍ１（すなわち配線Ｍ１により形成された金属パターンＭＰ１，ＭＰ２およびシールド用の金属パターンＭＧ１）とプラグ２６の平面レイアウトが示されている。また、図１７は、キャパシタ形成領域における配線Ｍ２，Ｍ４（すなわち配線Ｍ２，Ｍ４により形成された金属パターンＭＰ３，ＭＰ４およびシールド用の金属パターンＭＧ２，ＭＧ４）とプラグ２９，３５の平面レイアウトが示されている。また、図１８は、キャパシタ形成領域における配線Ｍ３，Ｍ５（すなわち配線Ｍ３，Ｍ５により形成された金属パターンＭＰ１，ＭＰ２およびシールド用の金属パターンＭＧ３，ＭＧ５）とプラグ３２の平面レイアウトが示されている。なお、キャパシタ形成領域における配線Ｍ２（すなわち配線Ｍ２により形成された金属パターンＭＰ３，ＭＰ４，ＭＧ２）と配線Ｍ４（すなわち配線Ｍ４により形成された金属パターンＭＰ３，ＭＰ４，ＭＧ４）の平面レイアウトは同じで、プラグ２９とプラグ３５の平面レイアウトは同じであるので、同じ図１７で示している。また、キャパシタ形成領域における配線Ｍ３（すなわち配線Ｍ３により形成された金属パターンＭＰ１，ＭＰ２，ＭＧ３）と配線Ｍ５（すなわち配線Ｍ５により形成された金属パターンＭＰ１，ＭＰ２，ＭＧ５）の平面レイアウトは同じであるので、同じ図１８で示している。
本実施の形態の半導体装置は、ＭＩＳＦＥＴ形成領域にＭＩＳＦＥＴ（電界効果トランジスタ）が形成され、ＭＩＳＦＥＴ形成領域とは異なる領域（平面領域）であるキャパシタ形成領域に容量素子Ｃ１が形成されている。本実施形態の半導体装置の具体的な構成を図１〜図１８を参照して説明する。
図１〜図７に示されるように、本実施の形態の半導体装置を構成する半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。本実施の形態の半導体装置を形成する半導体基板１は、容量素子Ｃ１が形成されたキャパシタ形成領域（第２領域）と、ＭＩＳＦＥＴ（電界効果トランジスタ）が形成されたＭＩＳＦＥＴ形成領域（第１領域）とを有しており、図１〜図６には、このキャパシタ形成領域（第２領域）の断面図が示され、図７には、このＭＩＳＦＥＴ形成領域（第１領域）の断面図が示されている。
図１〜図７に示されるように、半導体基板１の主面には、素子分離領域（絶縁体が埋め込まれた溝）２が形成されている。素子分離領域２は、半導体基板１に形成された溝（素子分離溝、素子分離用の溝、素子分離領域形成用の溝）に絶縁体（例えば酸化シリコン）を埋め込んだものである。すなわち、素子分離領域２は、半導体基板１に形成されかつ絶縁体（絶縁膜）が埋め込まれた溝からなる。素子分離領域２は、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
半導体基板１の主面において、素子分離領域２によって活性領域（素子分離領域２によって囲まれ、素子分離領域２が形成されていない領域）が規定される。すなわち、ＭＩＳＦＥＴ形成領域では、半導体基板１に、素子分離領域２によって規定された活性領域１ａが形成され、キャパシタ形成領域では、半導体基板１に、素子分離領域２によって規定された活性領域１ｂ，１ｃが形成されている。活性領域１ａ，１ｂ，１ｃは、半導体基板１の基板領域であり、半導体基板１の主面において素子分離領域２が形成されていない領域に対応する。
ＭＩＳＦＥＴ形成領域の活性領域１ａは、ＭＩＳＦＥＴを形成するための活性領域である。一方、キャパシタ形成領域の活性領域１ｂ，１ｃは、半導体素子を形成するための活性領域ではなく、素子分離領域２形成時の半導体基板１主面の平坦性向上（キャパシタ形成領域のディッシング防止）のために設けられたものであり、ダミーの活性領域（ダミー活性領域パターン、ダミーパターン）とみなすことができる。
キャパシタ形成領域の半導体基板１にｐ型ウエル領域（半導体領域、第１半導体領域）３が形成され、ＭＩＳＦＥＴ形成領域の半導体基板１にｎ型ウエル領域（半導体領域）４が形成されている。ｐ型ウエル領域３の下には、ｎ型ウエル領域（半導体領域）５が形成され、ｐ型ウエル領域３の側面の周囲にはｎ型ウエル領域（半導体領域）６が形成されている。従って、ｐ型ウエル領域３は、逆の導電型のｎ型ウエル領域５，６で囲まれた状態となっており、それによって、ｐ型ウエル領域３は他の領域から電気的に分離される。ｐ型ウエル領域３とｎ型ウエル領域５との接合面の深さ（すなわちｐ型ウエル領域３の下面の深さ）は、素子分離領域２の底部よりも深く、キャパシタ形成領域において、ｐ型ウエル領域３は活性領域１ｂ，１ｃを平面的に含むように形成され、素子分離領域２の下方にも延在している。
図７に示されるように、ＭＩＳＦＥＴ形成領域において、活性領域１ａのｎ型ウエル領域４上にはｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｐが形成されている。ＭＩＳＦＥＴ形成領域のＭＩＳＦＥＴＱｐは、活性領域１ａのｎ型ウエル領域４の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８ａとを有している。すなわち、ゲート電極８ａは、ＭＩＳＦＥＴ形成領域の素子分離領域２で規定された活性領域１ａ上にゲート絶縁膜７を介して形成されている。
ゲート電極８ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などの絶縁体からなるサイドウォール（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）１０ａが形成されている。
ＭＩＳＦＥＴ形成領域において、活性領域１ａのｎ型ウエル領域４内には、ＭＩＳＦＥＴＱｐのソース・ドレイン用の半導体領域（ｐ型不純物拡散層）が形成されており、このソース・ドレイン用の半導体領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｐ−型半導体領域９と、ｐ−型半導体領域９よりも不純物濃度が高いｐ＋型半導体領域１１ａとにより形成されている。ｐ−型半導体領域９は、サイドウォール１０ａの下のｎ型ウエル領域４に形成され、ｐ＋型半導体領域１１ａは、ゲート電極８ａおよびサイドウォール１０ａの外側のｎ型ウエル領域４に形成されており、ｐ＋型半導体領域１１ａは、ｐ−型半導体領域９の分だけチャネル領域から離間する位置のｎ型ウエル領域４に形成されている。
ゲート電極８ａおよびｐ＋型半導体領域１１ａの表面（表層部分）には、サリサイドプロセスなどによりそれぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）を形成することができるが、図面の簡略化のために、この金属シリサイド層は図示を省略している。この金属シリサイド層により、ｐ＋型半導体領域１１ａなどの拡散抵抗や、コンタクト抵抗を低抵抗化することができる。
一方、図１〜図６に示されるように、キャパシタ形成領域において、活性領域１ｂ，１ｃのｐ型ウエル領域３の表層部分にｐ型半導体領域（ｐ型不純物拡散層、ｐ＋型半導体領域）１１ｂ，１１ｃが形成されている。また、キャパシタ形成領域において、導体パターン８ｂが素子分離領域２上に形成されている。ｐ型半導体領域１１ｂ，１１ｃ（活性領域１ｂ，１ｃ）および導体パターン８ｂは、キャパシタ形成領域において、図８に示されるようなパターンを有している。
ｐ型半導体領域１１ｂ,１１ｃは、ｐ型ウエル領域３よりも不純物濃度が高く、例えばｐ型ウエル領域３の表層部分、すなわち活性領域１ｂ，１ｃのｐ型ウエル領域３に、ｐ型の不純物（例えばホウ素（Ｂ））をイオン注入などで導入することで形成されている。
キャパシタ形成領域において、素子分離領域２が形成されていない領域、すなわち素子分離領域２で規定された活性領域１ｂ，１ｃに、それぞれｐ型半導体領域１１ｂ，１１ｃが形成されている。換言すれば、図８に示されるキャパシタ形成領域において、ｐ型半導体領域１１ｂ，１１ｃが形成された領域（平面領域）以外の領域には、素子分離領域２が形成されている。従って、図８に示されるキャパシタ形成領域において、ｐ型半導体領域１１ｂのパターン（平面形状）は、素子分離領域２で規定された（囲まれた）活性領域１ｂのパターン（平面形状）に対応（一致）し、ｐ型半導体領域１１ｃのパターン（平面形状）は、素子分離領域２で規定された（囲まれた）活性領域１ｃのパターン（平面形状）に対応（一致）する。
キャパシタ形成領域の導体パターン８ｂは、パターニングされた導電体膜（導体層）からなり、ＭＩＳＦＥＴ形成領域のゲート電極８ａと同層の導体パターンである。このため、キャパシタ形成領域の導体パターン８ｂとＭＩＳＦＥＴ形成領域のゲート電極８ａとは、同じ材料（導電体材料）により構成され、同じ工程で形成される。例えば、ゲート電極８ａおよび導体パターン８ｂは、半導体基板１の主面の全面上に多結晶シリコン膜（ドープトポリシリコン膜）などからなる導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、形成することができる。従って、キャパシタ形成領域の導体パターン８ｂは、ＭＩＳＦＥＴのゲート電極８ａを形成する際に一緒（同時）に形成され、キャパシタ形成領域の導体パターン８ｂとＭＩＳＦＥＴのゲート電極８ａとは同層の導電体膜からなるが、キャパシタ形成領域の導体パターン８ｂは、ＭＩＳＦＥＴのゲート電極としては機能しない導体パターン、すなわちダミーのゲート電極パターン（ダミーパターン）である。導体パターン８ｂは、絶縁膜２１の上面の平坦化時の絶縁膜２１の平坦性向上（キャパシタ形成領域のディッシング防止）のために設けれられたものである。
また、ＭＩＳＦＥＴ形成領域のゲート電極８ａと同様に、キャパシタ形成領域の導体パターン８ｂの側壁上にも、サイドウォール１０ａと同様のサイドウォール１０ｂが形成されている。ＭＩＳＦＥＴ形成領域のゲート電極８ａおよびｐ＋型半導体領域１１ａと同様に、キャパシタ形成領域の導体パターン８ｂおよびｐ型半導体領域１１ｂ，１１ｃの上部（表層部分）にもサリサイドプロセスなどにより金属シリサイド層を形成することができるが、図面の簡略化のために、この金属シリサイド層は図示を省略している。また、導体パターン８ｂおよびｐ型半導体領域１１ｂ，１１ｃの上部の金属シリサイド層は、その形成を省略することもできる。
図１〜図７に示されるように、半導体基板１上に、ゲート電極８ａおよび導体パターン８ｂを覆うように、絶縁膜（層間絶縁膜）２１が形成されている。絶縁膜２１は、窒化シリコン膜（下層側）とそれよりも厚い酸化シリコン膜（上層側）との積層膜、あるいは酸化シリコン膜の単体膜などにより形成されている。
絶縁膜２１を成膜したときには、下地の段差（ゲート電極８ａおよび導体パターン８ｂの段差など）に起因して絶縁膜２１の上面に凹凸形状が形成されるが、絶縁膜２１の成膜後、絶縁膜２１の上面（表面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、絶縁膜２１の上面（表面）は平坦化されている。このため、絶縁膜２１よりも上の構造（後述の配線Ｍ１〜Ｍ５を含む多層配線構造）は、絶縁膜２１の平坦な上面（表面）上に形成されている。
絶縁膜２１には、コンタクトホール（開口部、孔、貫通孔）２２が形成されており、コンタクトホール２２内には、タングステン（Ｗ）膜を主体とする導電膜などからなるプラグ（導体部、接続用導体部）２３が形成されて埋め込まれている。従って、プラグ２３は、絶縁膜２１に形成された開口部（ここではコンタクトホール２２）に埋め込まれた導体部である。
ＭＩＳＦＥＴ形成領域において、コンタクトホール２２およびそれを埋めるプラグ２３は、ｐ＋型半導体領域１１ａの上部やゲート電極８ａの上部などに形成されている。一方、キャパシタ形成領域において、コンタクトホール２２およびそれを埋めるプラグ２３は、ｐ型半導体領域１１ｃ（活性領域１ｃ）の上部と、導体パターン８ｂの上部とに形成されている。
図２〜図４および図１５からも分かるように、コンタクトホール２２のうちのコンタクトホール２２ａ（第１開口部）は、キャパシタ形成領域においてｐ型半導体領域１１ｃの上部に形成されて、その底部でｐ型半導体領域１１ｃ（またはその上部の金属シリサイド層）が露出されている。また、コンタクトホール２２のうちのコンタクトホール２２ｂ（第２開口部）は、導体パターン８ｂの上部に形成されて、その底部で導体パターン８ｂ（またはその上部の金属シリサイド層）が露出されている。従って、プラグ２３のうち、コンタクトホール２２ａ内に埋め込まれたプラグ２３ａ（第１接続導体部）は、その底部がｐ型半導体領域１１ｃ（またはその上部の金属シリサイド層）に接して電気的に接続されている。また、プラグ２３のうち、コンタクトホール２２ｂ内に埋め込まれたプラグ２３ｂ（第２接続導体部）は、その底部が導体パターン８ｂ（またはその上部の金属シリサイド層）に接して電気的に接続されている。
図１〜図７に示されるように、絶縁膜２１上には、配線Ｍ１〜Ｍ５を含む複数の配線層、すなわち多層配線構造が形成されている。
すなわち、プラグ２３が埋め込まれた絶縁膜２１上には、絶縁膜（層間絶縁膜）２４が形成されており、この絶縁膜２４には配線溝とこの配線溝に埋め込まれた配線Ｍ１が形成されている。配線Ｍ１は、ダマシン（Damascene）技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線とすることができる。配線Ｍ１は、第１層配線（配線層）である。配線Ｍ１は、キャパシタ形成領域において、図９に示されるようなパターンを有している。
配線Ｍ１が埋め込まれた絶縁膜２４上には、絶縁膜（層間絶縁膜）２５が形成されている。絶縁膜２５には、スルーホール（開口部、孔、貫通孔）が形成されており、このスルーホール内にプラグ（導体部、接続用導体部）２６が形成されて埋め込まれている。プラグ２６は、底面が配線Ｍ１と接して電気的に接続され、上面が後述の配線Ｍ２と接して電気的に接続されており、キャパシタ形成領域において例えば図１６で示されるような平面位置に形成されている。
プラグ２６が埋め込まれた絶縁膜２５上には、絶縁膜（層間絶縁膜）２７が形成されており、この絶縁膜２７には配線溝とこの配線溝に埋め込まれた配線Ｍ２が形成されている。配線Ｍ２は、配線Ｍ１よりも１つ上層の第２層配線（配線層）である。配線Ｍ２は、キャパシタ形成領域において、図１０に示されるようなパターンを有している。配線Ｍ２は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線とすることができる。デュアルダマシン（Dual-Damascene）技術を用いて配線Ｍ２を形成することもでき、この場合、配線Ｍ２とプラグ２６が一体的に形成される。
絶縁膜２５、スルーホール（絶縁膜２５に形成されたプラグ２６用のスルーホール）、プラグ２６、絶縁膜２７および配線Ｍ２と同様の絶縁膜２８、スルーホール（絶縁膜２８に形成されたプラグ２９用のスルーホール）、プラグ２９、絶縁膜３０および配線Ｍ３が、配線Ｍ２が埋め込まれた絶縁膜２７上に同様にして形成されている。プラグ２９は、底面が配線Ｍ２と接して電気的に接続され、上面が配線Ｍ３と接して電気的に接続されており、キャパシタ形成領域において例えば図１７で示されるような平面位置に形成されている。
更に、絶縁膜２５、スルーホール（絶縁膜２５に形成されたプラグ２６用のスルーホール）、プラグ２６、絶縁膜２７および配線Ｍ２と同様の絶縁膜３１、スルーホール（絶縁膜３１に形成されたプラグ３２用のスルーホール）、プラグ３２、絶縁膜３３および配線Ｍ４が、配線Ｍ３が埋め込まれた絶縁膜３０上に同様にして形成されている。更に、絶縁膜２５、スルーホール（絶縁膜２５に形成されたプラグ２６用のスルーホール）、プラグ２６、絶縁膜２７および配線Ｍ２と同様の絶縁膜３４、スルーホール（絶縁膜３４に形成されたプラグ３５用のスルーホール）、プラグ３５、絶縁膜３６および配線Ｍ５が、配線Ｍ４が埋め込まれた絶縁膜３３上に同様にして形成されている。プラグ３２は、底面が配線Ｍ３と接して電気的に接続され、上面が配線Ｍ４と接して電気的に接続されており、キャパシタ形成領域において例えば図１８で示されるような平面位置に形成されている。また、プラグ３５は、底面が配線Ｍ４と接して電気的に接続され、上面が配線Ｍ５と接して電気的に接続されており、キャパシタ形成領域において例えば図１７で示されるような平面位置に形成されている。
配線Ｍ３は、配線Ｍ２よりも１つ上層の第３層配線（配線層）であり、配線Ｍ４は、配線Ｍ３よりも１つ上層の第４層配線（配線層）であり、配線Ｍ５は、配線Ｍ４よりも１つ上層の第５層配線（配線層）である。配線Ｍ３、配線Ｍ４および配線Ｍ５は、キャパシタ形成領域において、それぞれ図１１、図１２および図１３に示されるようなパターンを有している。配線Ｍ３，Ｍ４，Ｍ５は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができ、それぞれ絶縁膜３０，３３，３６に形成された配線溝内に埋め込まれている。デュアルダマシン技術を用いて配線Ｍ３，Ｍ４，Ｍ５を形成することもでき、この場合、配線Ｍ３とプラグ２９が一体的に形成され、配線Ｍ４とプラグ３２が一体的に形成され、配線Ｍ５とプラグ３５が一体的に形成される。配線Ｍ１〜Ｍ５で、シングルダマシンとデュアルダマシンを使い分けてもよい。配線Ｍ１〜Ｍ５は主として銅のような金属（金属材料、金属的な電導を示す材料）で形成されている。配線Ｍ１〜Ｍ５は、本実施の形態のようにダマシン法で形成した埋め込み配線であればより好ましいが、他の形態として、配線Ｍ１〜Ｍ５を、導体膜（金属膜）のパターニングにより形成した配線（例えばアルミニウム配線）とすることもできる。
配線Ｍ５が埋め込まれた絶縁膜３６上に、必要に応じて更に上層の絶縁膜、配線層、ボンディングパッドおよび最上層の保護膜などが形成されるが、ここではその図示および説明は省略する。
次に、本実施の形態の半導体装置の製造工程について、図面を参照して説明する。図１９〜図３０は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１９〜図３０のうち、図１９、図２１、図２３、図２５、図２７および図２９は上記図１に対応する領域が示され、図２０、図２２、図２４、図２６、図２８および図３０は上記図７に対応する領域が示されている。また、図１９と図２０とは同じ工程段階に対応し、図２１と図２２とは同じ工程段階に対応し、図２３と図２４とは同じ工程段階に対応し、図２５と図２６とは同じ工程段階に対応し、図２７と図２８とは同じ工程段階に対応し、図２９と図３０とは同じ工程段階に対応する。
まず、図１９および図２０に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。
次に、半導体基板１に素子分離領域２を形成する。素子分離領域２は、例えば次のようにして形成することができる。まず、半導体基板１を熱酸化してその表面に例えば厚さ１０ｎｍ程度の酸化シリコン膜（図示せず）を形成した後、その上層にＣＶＤ法などにより、例えば厚さ１００ｎｍ程度の窒化シリコン膜（図示せず）を堆積する。それから、窒化シリコン膜上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして上記窒化シリコン膜、上記酸化シリコン膜および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に例えば深さ３００ｎｍ程度の溝（素子分離溝）２ａを形成する。溝２ａは、素子分離領域２形成用の溝である。その後、ウェットエッチングにより上記窒化シリコン膜を除去する。このようにして半導体基板１に溝２ａを形成した後、溝２ａの内部（側壁および底部）を含む半導体基板１の主面上に例えば厚み１０ｎｍ程度の絶縁膜（酸化シリコン膜または酸窒化シリコン膜からなる）を形成してから、それよりも厚い絶縁膜を、半導体基板１の主面上に溝２ａ内を埋めるようにＣＶＤ法などにより形成（堆積）する。この厚い絶縁膜は、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。上記厚い絶縁膜の形成（堆積）後、これをＣＭＰ法により研磨して、溝２ａの外部の絶縁膜を除去し、溝２ａの内部に絶縁膜を残すことにより、素子分離領域２を形成する。その後、半導体基板１を熱処理することにより、溝２ａに埋め込んだ絶縁膜を焼き締めることもできる。
このようにして、絶縁体（絶縁膜）を埋め込んだ溝２ａ（換言すれば溝２ａ内に埋め込まれた絶縁膜）からなる素子分離領域２が形成される。本実施の形態では、素子分離領域２は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域２は、好ましくは、半導体基板１に形成された溝２ａ内に絶縁体（絶縁膜）を埋め込んだものである。素子分離領域２を形成することにより、半導体基板１の主面には、素子分離領域２によって周囲を規定された（囲まれた）活性領域１ａ，１ｂ，１ｃが形成される。このうち、活性領域１ａはＭＩＳＦＥＴ形成領域に形成され、活性領域１ｂ，１ｃはキャパシタ形成領域に形成される。
次に、半導体基板１にｐ型ウエル領域３、ｎ型ウエル領域４、ｎ型ウエル領域５およびｎ型ウエル領域６を形成する。ｐ型ウエル領域３は、半導体基板１の一部にｐ型不純物（例えばホウ素（Ｂ））をイオン注入することなどによって形成することができ、ｎ型ウエル４、ｎ型ウエル領域５およびｎ型ウエル領域６は、半導体基板１の一部にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによって形成することができる。ｐ型ウエル領域３は、キャパシタ形成領域に、活性領域１ｂ，１ｃを含むように形成され、ｎ型ウエル領域４は、ＭＩＳＦＥＴ形成領域に、活性領域１ａを含むように形成される。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわち素子分離領域２で規定された活性領域の表面）上にゲート絶縁膜用の絶縁膜７ａを形成する。絶縁膜７ａ（ゲート絶縁膜７）は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。この際、ＭＩＳＦＥＴ形成領域のｎ型ウエル４の表面だけでなく、キャパシタ形成領域のｐ型ウエル領域３の表面にも絶縁膜７ａが形成されるが、ｐ型ウエル領域３の絶縁膜７ａは後で（例えば導体膜８のパターニング工程で）除去され得る。
次に、半導体基板１の主面全面上にゲート電極形成用の導体膜８を形成する。導体膜８は、例えば多結晶シリコン膜（ドープトポリシリコン膜）などからなる。それから、導体膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａおよび導体パターン８ｂを形成する。ゲート電極８ａおよび導体パターン８ｂは、共にパターニングされた導体膜８からなり、ゲート電極８ａはＭＩＳＦＥＴ形成領域のｎ型ウエル４上に絶縁膜７ａを介して形成され、導体パターン８ｂはキャパシタ形成領域の素子分離領域２上に形成される。ゲート電極８ａの下に残存する絶縁膜７ａがゲート絶縁膜７となる。このようにして、図２１および図２２の構造が得られる。キャパシタ形成領域に形成される導体パターン８ｂは、ＭＩＳＦＥＴのゲート電極としては機能しないが、ＭＩＳＦＥＴ形成領域のゲート電極８ａと同工程で形成された同層の導体パターンであるので、ダミーのゲート電極とみなすこともできる。
次に、図２３および図２４に示されるように、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル４のゲート電極８ａの両側の領域にｐ−型半導体領域９を形成する。
次に、ゲート電極８ａの側壁上に、サイドウォール１０ａを形成する。サイドウォール１０ａは、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。ゲート電極８ａの側壁上にサイドウォール１０ａを形成する際には、導体パターン８ｂの側壁上にも、サイドウォール１０ａと同様のサイドウォール１０ｂが形成される。
次に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル４のゲート電極８ａおよびサイドウォール１０ａの両側の領域にｐ＋型半導体領域１１ａを形成する。ｐ＋型半導体領域１１ａを形成するイオン注入の際には、キャパシタ形成領域の活性領域（素子分離領域２で規定された活性領域）の表層部分にもｐ型不純物が導入（イオン注入）され、それによってキャパシタ形成領域にｐ型半導体領域１１ｂ，１１ｃを形成することができる。このようにＭＩＳＦＥＴ形成領域にｐ＋型半導体領域１１ａを形成するのと同じ工程でキャパシタ形成領域にｐ型半導体領域１１ｂ，１１ｃを形成すれば、工程数を低減できるのでより好ましいが、ＭＩＳＦＥＴ形成領域のｐ＋型半導体領域１１ａとキャパシタ形成領域のｐ型半導体領域１１ｂ，１１ｃとを別工程（別のイオン注入工程）で形成することもできる。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。
次に、ゲート電極８ａ、ｐ＋型半導体領域１１ａの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極８ａおよびｐ＋型半導体領域１１ａの表面に、それぞれ金属シリサイド層（図示省略）を形成することもできる。その後、未反応の金属膜は除去する。ＭＩＳＦＥＴ形成領域に金属シリサイド層を形成する際には、キャパシタ形成領域の導体パターン８ｂおよびｐ型半導体領域１１ｂ，１１ｃの上部にも金属シリサイド層が形成される。
ＭＩＳＦＥＴ形成領域のゲート電極８ａまたはｐ＋型半導体領域１１ａ上に金属シリサイド層が必要で、キャパシタ形成領域の導体パターン８ｂおよびｐ型半導体領域１１ｂ，１１ｃ上に金属シリサイド層が不要である場合は、例えば、ＭＩＳＦＥＴ形成領域を露出しかつキャパシタ形成領域を覆うような絶縁膜（例えば酸化シリコン膜）パターンを半導体基板１上に形成してから、金属シリサイド層形成用の金属膜を形成すればよい。この絶縁膜パターンはシリサイド化阻止膜として機能する。その後、熱処理してから金属膜を除去すれば、ＭＩＳＦＥＴ形成領域のゲート電極８ａやｐ＋型半導体領域１１ａ上に金属シリサイド層は形成されるが、キャパシタ形成領域の導体パターン８ｂおよびｐ型半導体領域１１ｂ，１１ｃ上には金属シリサイド層が形成されないようにすることができる。
次に、図２５および図２６に示されるように、半導体基板１上にゲート電極８ａおよび導体パターン８ｂを覆うように絶縁膜（層間絶縁膜）２１をＣＶＤ法などを用いて形成する。絶縁膜２１は、例えば酸化シリコン膜の単体膜、あるいは窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる。絶縁膜２１を成膜した段階では、下地の段差（ゲート電極８ａおよび導体パターン８ｂの段差など）に起因して絶縁膜２１の上面に凹凸形状が形成されている。絶縁膜２１の成膜後、絶縁膜２１の上面（表面）をＣＭＰ法により研磨するなどして、絶縁膜２１の上面を平坦化する。これにより、ＭＩＳＦＥＴ形成領域、キャパシタ形成領域およびその他の領域で、絶縁膜２１の上面の高さがほぼ一致する。
次に、フォトリソグラフィ法を用いて絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール２２を形成する。この際、絶縁膜２１を、窒化シリコン膜（下層側）とそれより厚い酸化シリコン膜（上層側）の積層膜で構成しておき、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングして酸化シリコン膜にコンタクトホール２２を形成してから、コンタクトホール２２の底部の窒化シリコン膜をドライエッチングして絶縁膜２１にコンタクトホール２２を開口すれば、オーバーエッチングを抑制することができる。
次に、コンタクトホール２２内に、プラグ２３を形成する。この際、例えば、コンタクトホール２２の内部を含む絶縁膜２１上に導電性バリア膜をスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体をＣＶＤ法などによって導電性バリア膜上にコンタクトホール２２を埋めるように形成し、絶縁膜２１上の不要な主導体膜および導電性バリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール２２内に残存して埋め込まれた主導体膜および導電性バリア膜からなるプラグ２３を形成することができる。
次に、図２７および図２８に示されるように、プラグ２３が埋め込まれた絶縁膜２１上に、絶縁膜２４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜２４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２４をドライエッチングすることにより、絶縁膜２４に配線溝（開口部）を形成する。
次に、絶縁膜２４に形成された配線溝内に配線Ｍ１を形成する。この際、例えば、配線溝の内部（底部および側壁上）を含む絶縁膜２４上にバリア導体膜（例えば窒化チタン膜）を形成してから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去し、配線溝内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線Ｍ１を形成する。
次に、図２９および図３０に示されるように、配線Ｍ１が埋め込まれた絶縁膜２４上には絶縁膜（層間絶縁膜）２５を形成し、絶縁膜２５にスルーホールをフォトリソグラフィ法およびドライエッチング法を用いて形成し、このスルーホール内にプラグ２６を形成する。プラグ２６は、配線溝内に配線Ｍ１を埋め込むのとほぼ同様にして形成することができる。
次に、プラグ２６が埋め込まれた絶縁膜２５上に絶縁膜（層間絶縁膜）２７を形成し、絶縁膜２７にフォトリソグラフィ法およびドライエッチング法を用いて配線溝を形成し、絶縁膜２７に形成された配線溝内に配線Ｍ２を形成する。配線Ｍ２は、配線Ｍ１とほぼ同様にして形成することができる。
次に、絶縁膜２５、スルーホール（プラグ２６用のスルーホール）、プラグ２６、絶縁膜２７、配線溝（配線Ｍ２用の配線溝）および配線Ｍ２と同様にして、絶縁膜２８、スルーホール（プラグ２９用のスルーホール）、プラグ２９、絶縁膜３０、配線溝（配線Ｍ３用の配線溝）および配線Ｍ３を形成する。更に同様にして、絶縁膜３１、スルーホール（プラグ３２用のスルーホール）、プラグ３２、絶縁膜３３、配線溝（配線Ｍ４用の配線溝）および配線Ｍ４を形成し、絶縁膜３４、スルーホール（プラグ３５用のスルーホール）、プラグ３５、絶縁膜３６、配線溝（配線Ｍ５用の配線溝）および配線Ｍ５を形成する。
配線Ｍ２〜Ｍ５をシングルダマシン技術を用いて形成する場合について説明したが、デュアルダマシン技術を用いて配線Ｍ２〜Ｍ５を形成することもでき、この場合、配線とプラグが一体的に形成される。
配線Ｍ５が埋め込まれた絶縁膜３６上に、必要に応じて更に上層の絶縁膜、配線層、ボンディングパッドおよび最上層の保護膜などが形成されるが、ここではその図示および説明は省略する。
次に、半導体装置の構造、特にキャパシタ形成領域の構造について、より詳細に説明する。
図９〜図１３からもわかるように、キャパシタ形成領域における配線Ｍ１と配線Ｍ３と配線Ｍ５の平面レイアウト（平面パターン形状）は互いに同じであり、かつ、キャパシタ形成領域における配線Ｍ２と配線４の平面レイアウト（平面パターン形状）は互いに同じである。すなわち、キャパシタ形成領域では、２種類のレイアウトの配線（配線Ｍ１，Ｍ３，Ｍ５と配線Ｍ２，Ｍ４）が交互に積み重なって第１層配線〜第５層配線が形成されている。但し、配線Ｍ１は、シールド用の金属パターンＭＧ１が、導体パターン８ｂと接続するためのコンタクト部ＭＧＣを有している点が、配線Ｍ３，Ｍ５の平面レイアウトと異なっている。
図９、図１１および図１３（平面図）に示されるように、配線Ｍ１，Ｍ３，Ｍ５は、キャパシタ形成領域において、Ｘ方向に延在する複数の配線部（電極部、導体部）ＭＤ１，ＭＤ２と、Ｙ方向に延在して配線部ＭＤ１の端部を連結する配線部（連結部、導体部）ＭＣ１と、Ｙ方向に延在して配線部ＭＤ２の端部を連結する配線部（連結部、導体部）ＭＣ２とを備えている。Ｙ方向に延在する配線部ＭＣ１と配線部ＭＣ２との間で、Ｘ方向に延在する配線部ＭＤ１と配線部ＭＤ２とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。なお、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、Ｘ方向およびＹ方向は、半導体基板１の主面に平行な方向であり、絶縁膜２１の上面にも平行である。また、配線部ＭＤ１，ＭＤ２の配線幅（Ｙ方向の幅または寸法）は、互いに同じであることが好ましい。
各配線部ＭＤ１は、一方の端部側（図９、図１１および図１３では左側端部）が配線部ＭＣ１に接続され、かつ他方の端部側（図９、図１１および図１３では右側端部）は、配線部ＭＣ２から離間している。各配線部ＭＤ２は、一方の端部側（図９、図１１および図１３では左側端部）は配線部ＭＣ１から離間され、かつ他方の端部側（図９、図１１および図１３では右側端部）が、配線部ＭＣ２に接続されている。
従って、各配線Ｍ１，Ｍ３，Ｍ５において、複数の配線部ＭＤ１とそれらを連結する配線部ＭＣ１とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ１を形成しており、かつ、複数の配線部ＭＤ２とそれらを連結する配線部ＭＣ２とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ２を形成している。そして、各配線Ｍ１，Ｍ３，Ｍ５において、配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１（第１金属パターン）と、配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２（第２金属パターン）とは、間に絶縁膜（配線Ｍ１の場合は絶縁膜２４、配線Ｍ３の場合は絶縁膜３０、配線Ｍ５の場合は絶縁膜３６に対応）を介在して平面方向（半導体基板１の主面に平行な方向）に対向している。
また、キャパシタ形成領域における配線Ｍ１と配線Ｍ３と配線Ｍ５の平面レイアウトは、後述する配線Ｍ１のシールド用の金属パターンＭＧ１が、導体パターン８ｂと接続するためのコンタクト部ＭＧＣを有していること以外はほぼ同じである。このため、配線Ｍ１と配線Ｍ３と配線Ｍ５の配線部ＭＤ１同士、配線Ｍ１と配線Ｍ３と配線Ｍ５の配線部ＭＤ２同士、配線Ｍ１と配線Ｍ３と配線Ｍ５の配線部ＭＣ１同士、および配線Ｍ１と配線Ｍ３と配線Ｍ５の配線部ＭＣ２同士は、それぞれ平面的に重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。すなわち、配線Ｍ１からなる金属パターンＭＰ１と配線Ｍ３からなる金属パターンＭＰ１と配線Ｍ５からなる金属パターンＭＰ１とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されている。また、配線Ｍ１からなる金属パターンＭＰ２と配線Ｍ３からなる金属パターンＭＰ２と配線Ｍ５からなる金属パターンＭＰ２とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されている。なお、「平面的に重なる」とは、半導体基板１の主面に垂直な方向から半導体基板１の主面を見たときに重なることを意味する。
図１０および図１２に示されるように、配線Ｍ２，Ｍ４は、キャパシタ形成領域において、Ｘ方向に延在する複数の配線部（電極部、導体部）ＭＤ３，ＭＤ４と、Ｙ方向に延在して配線部ＭＤ４の端部を連結する配線部（連結部、導体部）ＭＣ３と、Ｙ方向に延在して配線部ＭＤ３の端部を連結する配線部（連結部、導体部）ＭＣ４とを備えている。Ｙ方向に延在する配線部ＭＣ３と配線部ＭＣ４との間で、Ｘ方向に延在する配線部ＭＤ３と配線部ＭＤ４とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。配線部ＭＤ３，ＭＤ４の配線幅は、互いに同じであることが好ましい。また、配線部ＭＤ１〜ＭＤ４の配線幅（Ｙ方向の幅または寸法）は、互いに同じであることがより好ましく、これにより、容量素子Ｃ１の容量値を、効率的に大きくすることができる。
各配線部ＭＤ３は、一方の端部側（図１０および図１２では左側端部）が配線部ＭＣ３から離間され、かつ他方の端部側（図１０および図１２では右側端部）は、配線部ＭＣ４に接続されている。各配線部ＭＤ４は、一方の端部側（図１０および図１２では左側端部）が配線部ＭＣ３に接続され、かつ他方の端部側（図１０および図１２では右側端部）は、配線部ＭＣ４から離間されている。
従って、各配線Ｍ２，Ｍ４において、複数の配線部ＭＤ３とそれらを連結する配線部ＭＣ４とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ４を形成しており、かつ、複数の配線部ＭＤ４とそれらを連結する配線部ＭＣ３とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＰ３を形成している。そして、各配線Ｍ２，Ｍ４において、配線部ＭＤ３，ＭＣ４からなる金属パターンＭＰ４（第５金属パターン）と、配線部ＭＤ４，ＭＣ３からなる金属パターンＭＰ３（第４金属パターン）とは、間に絶縁膜（配線Ｍ２の場合は絶縁膜２７、配線Ｍ４の場合は絶縁膜３３）を介在して平面方向（半導体基板１の主面に平行な方向）対向している。
また、キャパシタ形成領域における配線Ｍ２と配線Ｍ４の平面レイアウトはほぼ同じであるので、配線Ｍ２と配線Ｍ４の配線部ＭＤ３同士、配線Ｍ２と配線Ｍ４の配線部ＭＤ４同士、配線Ｍ２と配線Ｍ４の配線部ＭＣ３同士、および配線Ｍ２と配線Ｍ４の配線部ＭＣ４同士は、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。すなわち、配線Ｍ２からなる金属パターンＭＰ３と配線Ｍ４からなる金属パターンＭＰ３とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されている。また、配線Ｍ２からなる金属パターンＭＰ４と配線Ｍ４からなる金属パターンＭＰ４とは、形成された層は違うが、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されている。
そして、配線Ｍ２，Ｍ４の金属パターンＭＰ４の配線部ＭＤ３と、配線Ｍ１，Ｍ３，Ｍ５の金属パターンＭＰ１の配線部ＭＤ１とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成され、かつ、配線Ｍ２，Ｍ４の金属パターンＭＰ３の配線部ＭＤ４と、配線Ｍ１，Ｍ３，Ｍ５の金属パターンＭＰ２の配線部ＭＤ２とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成されている。また、配線Ｍ２，Ｍ４の金属パターンＭＰ３の配線部ＭＣ３と、配線Ｍ１，Ｍ３，Ｍ５の金属パターンＭＰ１の配線部ＭＣ１とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成され、かつ、配線Ｍ２，Ｍ４の金属パターンＭＰ４の配線部ＭＣ４と、配線Ｍ１，Ｍ３，Ｍ５の金属パターンＭＰ２の配線部ＭＣ２とは、平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）形成されている。
但し、配線Ｍ１，Ｍ３，Ｍ５の配線部ＭＤ１は配線部ＭＣ１に接続されかつ配線部ＭＣ２とは接続されていないのに対して、配線部ＭＤ１と平面的に同じ（重なる）位置に配置された配線Ｍ２，Ｍ４の配線部ＭＤ３は、配線部ＭＣ１と同じ平面位置の配線部ＭＣ３ではなく配線部ＭＣ４に接続され、かつ配線部ＭＣ３とは接続されていない。また、配線Ｍ１，Ｍ３，Ｍ５の配線部ＭＤ２は配線部ＭＣ２に接続されかつ配線部ＭＣ１とは接続されていないのに対して、配線部ＭＤ２と平面的に同じ（重なる）位置に配置された配線Ｍ２，Ｍ４の配線部ＭＤ４は、配線部ＭＣ２と同じ平面位置の配線部ＭＣ４ではなく配線部ＭＣ３に接続され、かつ配線部ＭＣ４とは接続されていない。
図６および図１６〜図１８からも分かるように、配線Ｍ１〜Ｍ５の配線部ＭＣ１，ＭＣ３に重なる位置に、プラグ２６，２９，３２，３５（およびそれらのプラグ２６，２９，３２，３５を埋め込むためのスルーホール）が配置されて、それらを介して配線Ｍ１〜Ｍ５の配線部ＭＣ１，ＭＣ３同士が電気的に接続されている。すなわち、配線Ｍ１の配線部ＭＣ１と、配線Ｍ２の配線部ＭＣ３とが、両者間のプラグ２６を介して電気的に接続され、配線Ｍ２の配線部ＭＣ３と配線Ｍ３の配線部ＭＣ１とが、両者間のプラグ２９を介して電気的に接続されている。そして、配線Ｍ３の配線部ＭＣ１と配線Ｍ４の配線部ＭＣ３とが、両者間のプラグ３２を介して電気的に接続され、配線Ｍ４の配線部ＭＣ３と配線Ｍ５の配線部ＭＣ１とが、両者間のプラグ３５を介して電気的に接続されている。
また、図５および図１６〜図１８からも分かるように、配線Ｍ１〜Ｍ５の配線部ＭＣ２，ＭＣ４に重なる位置に、プラグ２６，２９，３２，３５（およびそれらのプラグ２６，２９，３２，３５を埋め込むためのスルーホール）が配置されて、それらを介して配線Ｍ１〜Ｍ５の配線部ＭＣ２，ＭＣ４同士が電気的に接続されている。すなわち、配線Ｍ１の配線部ＭＣ２と、配線Ｍ２の配線部ＭＣ４とが、両者間のプラグ２６を介して電気的に接続され、配線Ｍ２の配線部ＭＣ４と配線Ｍ３の配線部ＭＣ２とが、両者間のプラグ２９を介して電気的に接続されている。そして、配線Ｍ３の配線部ＭＣ２と配線Ｍ４の配線部ＭＣ４とが、両者間のプラグ３２を介して電気的に接続され、配線Ｍ４の配線部ＭＣ４と配線Ｍ５の配線部ＭＣ２とが、両者間のプラグ３５を介して電気的に接続されている。
従って、配線Ｍ１の配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１と、配線Ｍ２の配線部ＭＤ４，ＭＣ３からなる金属パターンＭＰ３と、配線Ｍ３の配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１と、配線Ｍ４の配線部ＭＤ４，ＭＣ３からなる金属パターンＭＰ３と、配線Ｍ５の配線部ＭＤ１，ＭＣ１からなる金属パターンＭＰ１とが電気的に接続されて、容量素子Ｃ１の第１電極（一方の電極）となる。また、配線Ｍ１の配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２と、配線Ｍ２の配線部ＭＤ３，ＭＣ４からなる金属パターンＭＰ４と、配線Ｍ３の配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２と、配線Ｍ４の配線部ＭＤ３，ＭＣ４からなる金属パターンＭＰ４と、配線Ｍ５の配線部ＭＤ２，ＭＣ２からなる金属パターンＭＰ２とが電気的に接続されて、容量素子Ｃ１の第２電極（他方の電極）となる。そして、前記第１電極と前記第２電極の間の絶縁膜が、容量素子Ｃ１の容量絶縁膜（誘電体膜）となる。これら配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４（前記第１電極および前記第２電極）と、金属パターンＭＰ１〜ＭＰ４間の絶縁膜とにより、ＭＩＭ（Metal Insulator Metal）型の容量素子（すなわち容量素子Ｃ１）が形成されており、本実施の形態および以下の実施の形態では、このＭＩＭ型の容量素子を容量素子Ｃ１と称するものとする。但し、配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４およびそれらの間の絶縁膜全体で容量素子Ｃ１が形成されているので、図面ではＣ１の符号は省略している。従って、各配線Ｍ１〜Ｍ５の金属パターンＭＰ１または金属パターンＭＰ３は、それぞれ容量素子Ｃ１の第１電極の少なくとも一部を形成し、各配線Ｍ１〜Ｍ５の金属パターンＭＰ２または金属パターンＭＰ４は、それぞれ容量素子Ｃ１の第２電極の少なくとも一部を形成する。
容量素子Ｃ１の総容量は、以下の第１〜第１３容量の総和である。すなわち、配線Ｍ１の金属パターンＭＰ１と金属パターンＭＰ２との間に形成された第１容量。配線Ｍ２の金属パターンＭＰ３と金属パターンＭＰ４との間に形成された第２容量。配線Ｍ３の金属パターンＭＰ１と金属パターンＭＰ２との間に形成された第３容量。配線Ｍ４の金属パターンＭＰ３と金属パターンＭＰ４との間に形成された第４容量。配線Ｍ５の金属パターンＭＰ１と金属パターンＭＰ２との間に形成された第５容量。配線Ｍ１の金属パターンＭＰ１と配線Ｍ２の金属パターンＭＰ４との間に形成された第６容量。配線Ｍ１の金属パターンＭＰ２と配線Ｍ２の金属パターンＭＰ３との間に形成された第７容量。配線Ｍ２の金属パターンＭＰ３と配線Ｍ３の金属パターンＭＰ２との間に形成された第８容量。配線Ｍ２の金属パターンＭＰ４と配線Ｍ３の金属パターンＭＰ１との間に形成された第９容量。配線Ｍ３の金属パターンＭＰ１と配線Ｍ４の金属パターンＭＰ４との間に形成された第１０容量。配線Ｍ３の金属パターンＭＰ２と配線Ｍ４の金属パターンＭＰ３との間に形成された第１１容量。配線Ｍ４の金属パターンＭＰ３と配線Ｍ５の金属パターンＭＰ２との間に形成された第１２容量。配線Ｍ４の金属パターンＭＰ４と配線Ｍ５の金属パターンＭＰ１との間に形成された第１３容量。容量素子Ｃ１の総容量を、上記第１〜第１３容量の総和とすることができるので、容量素子Ｃ１を大容量化することができる。
容量素子Ｃ１の総容量を構成する上記第１〜第１３容量のうち、第１〜第５容量は、同層の金属パターン間（ここでは金属パターンＭＰ１，ＭＰ２間および金属パターンＭＰ３，ＭＰ４間）の容量である。従って、容量素子Ｃ１は、同層の金属パターン間（ここでは金属パターンＭＰ１，ＭＰ２間および金属パターンＭＰ３，ＭＰ４間）の容量を利用した容量素子とみなすことができる。また、容量素子Ｃ１は、配線パターン（ここではＭ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４）のフリンジ容量を利用した容量素子とみなすこともできる。
このように、容量素子Ｃ１は、同層に形成された金属パターンＭＰ１（第１金属パターン）と金属パターンＭＰ２（第２金属パターン）との間の容量を利用した容量素子であり、同層に形成された金属パターンＭＰ３（第１金属パターン）と金属パターンＭＰ４（第２金属パターン）との間の容量を利用した容量素子である。パターン形状については、上述したように、金属パターンＭＰ１（第１金属パターン）は、Ｘ方向（第１方向）に延在する複数の配線部ＭＤ１（第１導体部）が、Ｘ方向に交差するＹ方向（第２方向）に延在する配線部ＭＣ１（第１連結部）で連結された櫛型のパターン形状を有している。また、金属パターンＭＰ２（第２金属パターン）は、Ｘ方向（第１方向）に延在しかつ複数の配線部ＭＤ１（第１導体部）の間にそれぞれ配置された複数の配線部ＭＤ２（第２導体部）が、Ｙ方向（第２方向）に延在する配線部ＭＣ２（第２連結部）で連結された櫛型のパターン形状を有している。また、金属パターンＭＰ３（第４金属パターン）は、Ｘ方向（第１方向）に延在する複数の配線部ＭＤ４（第３導体部）が、Ｙ方向（第２方向）に延在する配線部ＭＣ３（第３連結部）で連結された櫛型のパターン形状を有している。また、金属パターンＭＰ４（第５金属パターン）は、Ｘ方向（第１方向）に延在しかつ複数の配線部ＭＤ４（第３導体部）の間にそれぞれ配置された複数の配線部ＭＤ３（第４導体部）が、Ｙ方向（第２方向）に延在する配線部ＭＣ４（第４連結部）で連結された櫛型のパターン形状を有している。金属パターンＭＰ１〜ＭＰ４をこのようなパターン形状とすることで、容量素子Ｃ１の面積（平面寸法）当たりの容量値を効率的に大きくすることができる。また、各配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４の配線部ＭＤ１〜ＭＤ４の配線幅（Ｙ方向の幅）は、各配線Ｍ１〜Ｍ５の最小配線幅と同じであることがより好ましく、これにより、容量素子Ｃ１の面積（平面寸法）当たりの容量値を更に効率的に大きくすることができる。
本実施の形態の半導体装置では、キャパシタ形成領域において、配線Ｍ１〜Ｍ５は、容量素子Ｃ１を形成する金属パターンＭＰ１，ＭＰ２または金属パターンＭＰ３，ＭＰ４以外に、金属パターンＭＰ１，ＭＰ２または金属パターンＭＰ３，ＭＰ４の周囲に設けられて固定電位に接続されるシールド用の金属パターン（導体パターン、配線パターン、メタルパターン）ＭＧ１〜ＭＧ５をそれぞれ備えている。
すなわち、図９に示されるように、キャパシタ形成領域において、配線Ｍ１からなる金属パターンＭＰ１，ＭＰ２の周囲に、好ましくは金属パターンＭＰ１，ＭＰ２を平面的に囲むように、配線Ｍ１からなるシールド用の金属パターンＭＧ１（第３金属パターン）が設けられている。また、図１０に示されるように、キャパシタ形成領域において、配線Ｍ２からなる金属パターンＭＰ３，ＭＰ４の周囲に、好ましくは金属パターンＭＰ３，ＭＰ４を平面的に囲むように、配線Ｍ２からなるシールド用の金属パターンＭＧ２（第６金属パターン）が設けられている。また、図１１に示されるように、キャパシタ形成領域において、配線Ｍ３からなる金属パターンＭＰ１，ＭＰ２の周囲に、好ましくは金属パターンＭＰ１，ＭＰ２を平面的に囲むように、配線Ｍ３からなるシールド用の金属パターンＭＧ３が設けられている。また、図１２に示されるように、キャパシタ形成領域において、配線Ｍ４からなる金属パターンＭＰ３，ＭＰ４の周囲に、好ましくは金属パターンＭＰ３，ＭＰ４を平面的に囲むように、配線Ｍ４からなるシールド用の金属パターンＭＧ４が設けられている。また、図１３に示されるように、キャパシタ形成領域において、配線Ｍ５からなる金属パターンＭＰ１，ＭＰ２の周囲に、好ましくは金属パターンＭＰ１，ＭＰ２を平面的に囲むように、配線Ｍ５からなるシールド用の金属パターンＭＧ５が設けられている。配線Ｍ１からなる金属パターンＭＰ１，ＭＰ２，ＭＧ１は互いに同層であり、配線Ｍ２からなる金属パターンＭＰ３，ＭＰ４，ＭＧ２は互いに同層であり、配線Ｍ３からなる金属パターンＭＰ１，ＭＰ２，ＭＧ３は互いに同層であり、配線Ｍ４からなる金属パターンＭＰ３，ＭＰ４，ＭＧ４は互いに同層であり、配線Ｍ５からなる金属パターンＭＰ１，ＭＰ２，ＭＧ５は互いに同層である。
金属パターンＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５同士は、平面的に重なる（好ましくは同じ）位置に配置されており、プラグ２６，２９，３２，３５を介して互いに電気的に接続されている。また、金属パターンＭＧ１が導体パターン８ｂと接続するためのコンタクト部ＭＧＣを有していること以外は、金属パターンＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５は、好ましくは同じ平面寸法および平面形状を有している。
例えば、各金属パターンＭＧ１〜ＭＧ５は、矩形状の外周および内周を有するリング状の平面形状を有することができ、平面的に見て各金属パターンＭＧ１〜ＭＧ５の矩形状のリングの中に、各配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１，ＭＰ２または金属パターンＭＰ３，ＭＰ４を配置することができる。これにより、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４を電極とする容量素子Ｃ１を、シールド用の金属パターンＭＧ１〜ＭＧ５で効率的にシールドすることができる。
金属パターンＭＧ１〜ＭＧ５は、固定電位に接続される。金属パターンＭＧ１〜ＭＧ５を接続する固定電位は、より好ましくは接地電位またはグランド電位であるが、電源電位とすることもできる。このため、シールド用の金属パターンＭＧ１〜ＭＧ５の少なくともいずれかは、配線Ｍ１〜Ｍ５のいずれかまたは配線Ｍ５よりも上層の配線などを介して、固定電位（好ましくは接地電位またはグランド電位）に接続されている。金属パターンＭＧ１〜ＭＧ５は上述のようにプラグ２６，２９，３２，３５を介して互いに電気的に接続されているので、金属パターンＭＧ１〜ＭＧ５はいずれも固定電位に接続された状態となる。金属パターンＭＧ１〜ＭＧ５は、容量素子Ｃ１をシールドするための金属パターンである。金属パターンＭＧ１〜ＭＧ５を設けたことにより、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４を電極とする容量素子Ｃ１を、電磁気的にシールドすることができる。これにより、容量素子Ｃ１にノイズが入力するのを防止でき、また、容量素子Ｃ１がノイズ源となるのを防止できる。従って、容量素子Ｃ１を利用した回路の特性を向上させることができる。
また、本実施の形態の半導体装置では、容量素子Ｃ１の下方の半導体基板１のキャパシタ形成領域に、導体パターン８ｂが形成されている。そして、図３、図４および図１５からも分かるように、導体パターン８ｂ（第１導体パターン）は、絶縁膜２１（第１絶縁膜）に形成されたコンタクトホール２２ｂ（第２開口部）内に埋め込まれたプラグ２３ｂ（第２接続導体部）を介して、配線Ｍ１からなる金属パターンＭＧ１（第３金属パターン）に電気的に接続されている。上述のように金属パターンＭＧ１〜ＭＧ５は固定電位に接続されているので、配線Ｍ１の金属パターンＭＧ１に電気的に接続されたキャパシタ形成領域の導体パターン８ｂも、固定電位に接続される。
また、キャパシタ形成領域において、導体パターン８ｂは複数配置されており、各導体パターン８ｂは、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４の配線部ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４と同様に、Ｘ方向に延在している。そして、キャパシタ形成領域において、Ｘ方向に延在する複数の導体パターン８ｂが、Ｙ方向に所定の間隔（好ましくは等間隔）で並んでいる。
導体パターン８ｂは、配線Ｍ１から構成された互いに隣り合う配線部ＭＤ１（金属パターンＭＰ１の配線部ＭＤ１）と配線部ＭＤ２（金属パターンＭＰ２の配線部ＭＤ２）との間の平面位置に配置されることが好ましい。このように配置するのは、配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２と導体パターン８ｂとの平面的な重なりを防止するためである。従って、導体パターン８ｂを、配線Ｍ１の金属パターンＭＰ１の配線部ＭＤ１と配線Ｍ１の金属パターンＭＰ２の配線部ＭＤ２との間の平面位置に配置し、かつ配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２と導体パターン８ｂとが平面的に重ならないようにすることが、より好ましい。
但し、導体パターン８ｂは、配線Ｍ１の配線部ＭＣ１，ＭＣ２と平面的に交差して金属パターンＭＧ１のコンタクト部ＭＧＣの下方に達するまで延在しており、これにより、導体パターン８ｂをプラグ２３ｂを介して配線Ｍ１の金属パターンＭＧ１のコンタクト部ＭＧＣに接続させることができる。このため、導体パターン８ｂは、金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２（および金属パターンＭＰ２，ＭＰ４の配線部ＭＤ３，ＭＤ４）とは平面的に見て重ならないが、金属パターンＭＰ１，ＭＰ２の配線部ＭＣ１，ＭＣ２（および金属パターンＭＰ３，ＭＰ４の配線部ＭＣ３，ＭＣ４）とは、交差領域で重なることになるが、導体パターン８ｂの平面寸法全体からみれば、重なり領域の面積はかなり小さい。このため、導体パターン８ｂと容量素子Ｃ１の電極との間の寄生容量値を抑制できる。
また、本実施の形態の半導体装置では、容量素子Ｃ１の下方の半導体基板１のキャパシタ形成領域に、素子分離領域２で規定された活性領域１ｂ，１ｃ（ｐ型半導体領域１１ｂ，１１ｃ）が形成されている。そして、図２および図１５からも分かるように、活性領域１ｃ（ｐ型半導体領域１１ｃ）は、金属パターンＭＧ１の下に配置されており、絶縁膜２１（第１絶縁膜）に形成されたコンタクトホール２２ａ（第１開口部）内に埋め込まれたプラグ２３ａ（第１接続導体部）を介して、配線Ｍ１からなる金属パターンＭＧ１（第３金属パターン）に電気的に接続されている。上述のように金属パターンＭＧ１〜ＭＧ５は固定電位に接続されているので、配線Ｍ１の金属パターンＭＧ１に電気的に接続されたキャパシタ形成領域の活性領域１ｃ（ｐ型半導体領域１１ｃ）も、固定電位に接続されている。
また、キャパシタ形成領域において、半導体基板１に、活性領域１ｂ（ｐ型半導体領域１１ｂ）と活性領域１ｃ（ｐ型半導体領域１１ｃ）とを電気的に接続するように、ｐ型ウエル領域３（第１半導体領域）が形成されている。ここでは、ｐ型ウエル領域３を活性領域１ｂ，１ｃ（ｐ型半導体領域１１ｂ，１１ｃ）を平面的に含むように形成し、ｐ型ウエル領域３の深さを素子分離領域２の底部よりも深くすることで、活性領域１ｂ，１ｃだけでなく素子分離領域２の下方にも延在するｐ型ウエル領域３を介して、活性領域１ｂのｐ型半導体領域１１ｂと活性領域１ｃのｐ型半導体領域１１ｃとを連結して電気的に接続することができる。このため、活性領域１ｂ（ｐ型半導体領域１１ｂ）は、ｐ型ウエル領域３を介して、活性領域１ｃ（ｐ型半導体領域１１ｃ）に電気的に接続されている。従って、活性領域１ｃ（ｐ型半導体領域１１ｃ）をプラグ２３ａを介して金属パターンＭＧ１に電気的に接続することで、活性領域１ｃ（ｐ型半導体領域１１ｃ）だけでなく活性領域１ｂ（ｐ型半導体領域１１ｂ）も金属パターンＭＧ１に電気的に接続され、それによって固定電位に接続される。
また、キャパシタ形成領域において、活性領域１ｂ（ｐ型半導体領域１１ｂ）は複数配置されており、各ｐ型半導体領域１１ｂは、導体パターン８ｂと同様に、Ｘ方向に延在している。そして、キャパシタ形成領域において、Ｘ方向に延在する複数のｐ型半導体領域１１ｂが、Ｙ方向に所定の間隔（好ましくは等間隔）で並んでいる。
活性領域１ｂ（ｐ型半導体領域１１ｂ）は、配線Ｍ１から構成された互いに隣り合う配線部ＭＤ１（金属パターンＭＰ１の配線部ＭＤ１）と配線部ＭＤ２（金属パターンＭＰ２の配線部ＭＤ２）との間の平面位置に配置されることが好ましい。このように配置するのは、配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２と活性領域１ｂ（ｐ型半導体領域１１ｂ）との平面的な重なりを防止するためである。従って、活性領域１ｂ（ｐ型半導体領域１１ｂ）を、配線Ｍ１の金属パターンＭＰ１の配線部ＭＤ１と配線Ｍ１の金属パターンＭＰ２の配線部ＭＤ２との間の平面位置に配置し、かつ配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２と活性領域１ｂ（ｐ型半導体領域１１ｂ）とが平面的に重ならないようにすることが、より好ましい。
また、活性領域１ｃ（ｐ型半導体領域１１ｃ）は、キャパシタ形成領域に複数配置された活性領域１ｂ（ｐ型半導体領域１１ｂ）を平面的に囲むように設けられている。これにより、活性領域１ｃ（ｐ型半導体領域１１ｃ）と活性領域１ｂ（ｐ型半導体領域１１ｂ）との間の抵抗を低減できる。
ｐ型半導体領域１１ｃは、配線Ｍ１の金属パターンＭＧ１と平面的に重なる（好ましくは同じ）位置に配置されており、プラグ２３ａを介してｐ型半導体領域１１ｃ（活性領域１ｃ）が配線Ｍ１の金属パターンＭＧ１に電気的に接続されている。例えば、ｐ型半導体領域１１ｃ（活性領域１ｃ）は、矩形状の外周および内周を有するリング状の平面形状を有することができ、平面的に見てｐ型半導体領域１１ｃ（活性領域１ｃ）の矩形状のリングの中に、Ｘ方向に延在して所定の間隔でＹ方向に複数並んだｐ型半導体領域１１ｂ（活性領域１ｂ）を配置することができる。
また、ｐ型半導体領域１１ｂ，１１ｃの形成を省略し、キャパシタ形成領域の活性領域１ｂ，１ｃをｐ型ウエル領域３のままとする（すなわちｐ型半導体領域１１ｂ，１１ｃが形成されている領域もｐ型ウエル領域３とする）こともできるが、本実施の形態のように、キャパシタ形成領域の活性領域１ｂ，１ｃにｐ型半導体領域１１ｂ，１１ｃを形成すれば、より好ましい。ｐ型半導体領域１１ｂ，１１ｃを設けたことにより、プラグ２３ａと半導体基板領域（ここではｐ型半導体領域１１ｃ）とのコンタクト抵抗を低減できる。また、ｐ型半導体領域１１ｂ，１１ｃを設けたことにより、固定電位に接続されたｐ型半導体領域１１ｂ，１１ｃの電位の安定性をより向上させることができ、配線Ｍ１の金属パターンＭＰ１，ＭＰ２と半導体基板領域（ここではｐ型半導体領域１１ｂ）との間の寄生容量値の変動をより的確に防止できる。
容量素子Ｃ１を形成する金属パターンＭＰ１〜ＭＰ４とシールド用の金属パターンＭＧ１〜ＭＧ５は、半導体基板１上に形成された配線層（ここでは配線Ｍ１〜Ｍ５）または配線層のパターンにより形成されており、配線層（ここではＭ１〜Ｍ５）は主として銅またはアルミニウムのような金属（金属材料、金属的な電導を示す材料）で形成されている。このため、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４とシールド用の金属パターンＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５は、金属的な電導を示す導体パターンである。
なお、本実施の形態では、半導体基板１上に複数の配線層が形成され、このうちの配線Ｍ１〜Ｍ５に容量素子Ｃ１を形成する金属パターンＭＰ１〜ＭＰ４およびシールド用の金属パターンＭＧ１〜ＭＧ５が形成されている場合について説明した。しかしながら、容量素子Ｃ１を構成する金属パターン（金属パターンＭＰ１〜ＭＰ４に対応するもの）およびその金属パターンの周囲を囲むシールド用の金属パターン（金属パターンＭＧ１〜ＭＧ５に対応するもの）が形成される配線の層数はこれに限定されず、複数の配線層の１層以上に容量素子Ｃ１を構成する金属パターンおよび金属パターンの周囲を囲むシールド用の金属パターンを形成すればよい。容量素子Ｃ１を構成する金属パターンおよびシールド用の金属パターンを１層の配線層（例えば配線Ｍ１）のみに形成する場合は、その配線層に、金属パターンＭＰ１，ＭＰ２を形成し、その金属パターンＭＰ１，ＭＰ２の周囲を囲むようにシールド用の金属パターン（例えば金属パターンＭＧ１）を形成すればよく、この場合、容量素子Ｃ１は、同層の金属パターンＭＰ１，ＭＰ２間の容量のみを利用して形成された容量素子となる。容量素子Ｃ１を構成する金属パターンおよびシールド用の金属パターンを２層以上の配線層に形成する場合は、その２層以上の配線層に金属パターンＭＰ１，ＭＰ２と金属パターンＭＰ３，ＭＰ４とを交互に積み重ねて配置し、それらの周囲を囲むようにシールド用の金属パターンを設ければよい。
但し、半導体基板１上に形成された複数の配線層のうち、２層以上の配線層に、容量素子Ｃ１を構成する金属パターンＭＰ１〜ＭＰ４およびそれらの周囲を囲むシールド用の金属パターンを形成すれば、容量素子Ｃ１をより効率的に大容量化できる。この場合、容量素子Ｃ１の総容量は、同層の金属パターン間（同層の金属パターンＭＰ１，ＭＰ２間および同層の金属パターンＭＰ３，ＭＰ４間）の容量（本実施の形態では上記第１〜第５容量に対応）に、更に、異なる層の金属パターン間（１層異なる金属パターンＭＰ１，ＭＰ４間、および１層異なる金属パターンＭＰ２，ＭＰ３間）の容量（本実施の形態では上記第６〜第１３容量に対応）を加えたものとなる。従って、本実施の形態のように、半導体基板１上に形成された複数の配線層のうち２層以上に容量素子Ｃ１を形成する金属パターンＭＰ１〜ＭＰ４およびそれらの周囲を囲むシールド用の金属パターンを形成した場合には、容量素子Ｃ１は、同層の金属パターン間の容量と、異なる層の金属パターン間の容量とを利用して形成された容量素子となる。
次に、本実施の形態の効果について、より詳細に説明する。
アナログ回路を始めとする半導体集積回路に用いられる容量素子は、電圧係数・温度係数が小さく対寄生容量比が小さいなど高精度であることや、絶対・相対バラツキが小さいことが望まれる。また、容量素子に形成に伴う製造工数の増加を抑制して半導体装置の製造コストを抑えることが望まれる。配線の線間や層間容量を利用する容量素子は、容量素子形成のための製造工程数の増加を抑制できることから、半導体装置の製造コストの低減が可能である。しかしながら、生産性（ＣＭＰ平坦化技術）を考慮しつつ、対寄生容量比を小さくし安定した電気特性を得るためには、活性領域とゲート電極のダミーレイアウトパターンを工夫する必要がある。
絶縁膜２１を成膜したとき、下地の段差（ゲート電極８ａの段差など）に起因して絶縁膜２１の上面に凹凸形状が形成されるので、絶縁膜２１の成膜後、絶縁膜２１の上面（表面）をＣＭＰ法により研磨するなどして、絶縁膜２１の上面を平坦化している。これにより、その上面（表面）が平坦化された層間絶縁膜（ここでは絶縁膜２１）を得ることができる。絶縁膜２１の上面に凹凸形状が残ったままで絶縁膜２１上に多層配線構造を形成した場合、多層配線構造が凹凸形状の影響を受けてしまい、配線層をうまく形成できなくなるが、絶縁膜２１の平坦な上面上に多層配線構造を形成することで、配線層を的確に形成できるようになる。
また、本実施の形態では、ＭＩＳＦＥＴを構成するゲート電極８ａは、ＭＩＳＦＥＴ形成領域には形成されているが、キャパシタ形成領域には、ＭＩＳＦＥＴは形成されていないので、ゲート電極８ａは形成されていない。本実施の形態とは異なり、キャパシタ形成領域において、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１の下方にＭＩＳＦＥＴなどの半導体素子を形成すると、容量素子Ｃ１とＭＩＳＦＥＴとの間の干渉が生じてしまい、容量素子Ｃ１やＭＩＳＦＥＴを使用した回路の特性が低下する可能性がある。それに対して、本実施の形態では、キャパシタ形成領域において、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１の下方にＭＩＳＦＥＴなどの半導体素子を形成しないので、容量素子Ｃ１とＭＩＳＦＥＴなどとの間に干渉が生じるのを防止でき、容量素子Ｃ１やＭＩＳＦＥＴを使用した回路の特性を向上させることができる。
しかしながら、キャパシタ形成領域にＭＩＳＦＥＴを構成するゲート電極８ａを形成しない場合には、本実施の形態とは異なり、キャパシタ形成領域に導体パターン８ｂを設けなければ、絶縁膜２１を成膜した段階で、ＭＩＳＦＥＴ形成領域では絶縁膜２１の上面にゲート電極８ａの段差に対応した凸部が存在するのに対して、キャパシタ形成領域ではそのような凸部が生じない。この場合、絶縁膜２１の成膜後に絶縁膜２１を平坦化するためのＣＭＰ工程において、キャパシタ形成領域でディッシングなどが生じて絶縁膜２１の平坦性が低下する可能性があり、これは、キャパシタ形成領域の絶縁膜２１上に形成される容量素子Ｃ１（配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１）の精度を低下させる。
それに対して、本実施の形態では、キャパシタ形成領域において、ＭＩＳＦＥＴを構成するゲート電極８ａは形成されないが、その代わりにゲート電極８ａと同層の導体パターン８ｂを設けている。このため、絶縁膜２１を成膜した段階で、ＭＩＳＦＥＴ形成領域では絶縁膜２１の上面に、ゲート電極８ａの段差に対応した凸部が存在し、一方、キャパシタ形成領域では絶縁膜２１の上面に、導体パターン８ｂの段差に対応した凸部が存在する。ＭＩＳＦＥＴ形成領域のゲート電極８ａとキャパシタ形成領域の導体パターン８ｂとは、同工程で形成された同層のパターンであるため、絶縁膜２１を成膜した段階で絶縁膜２１の上面に生じる凸部は、ＭＩＳＦＥＴ形成領域とキャパシタ形成領域とで、ほぼ同じ高さになる。このため、絶縁膜２１の成膜後に絶縁膜２１を平坦化するためのＣＭＰ工程において、キャパシタ形成領域でディッシングなどが生じるのを防止でき、絶縁膜２１の平坦性を向上させることができる。これにより、絶縁膜２１およびそれよりも上層に形成する各層の平坦性を向上させ、半導体装置の生産性を向上させることができる。また、キャパシタ形成領域の絶縁膜２１上に形成される容量素子Ｃ１（配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１）の精度を向上させることができる。従って、半導体装置の性能を向上させることができる。
しかしながら、本実施の形態とは異なり、キャパシタ形成領域に設けた導体パターン８ｂが、どこにも接続されない孤立パターン（いわゆるフローティングパターン）で浮遊（フローティング）電位である場合、導体パターン８ｂの電位が不安定になりやすい。これにより、キャパシタ形成領域の導体パターン８ｂが容量素子Ｃ１へのノイズ源になったり、あるいは、容量素子Ｃ１を構成する配線Ｍ１の金属パターンＭＰ１，ＭＰ２と導体パターン８ｂとの間の寄生容量値が変動してしまい、これは、容量素子Ｃ１を用いた回路の電気的特性の安定性を低下させ、また、半導体装置の設計（回路設計）をし辛くする。
それに対して、本実施の形態では、キャパシタ形成領域において、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１の下方に導体パターン８ｂを配置しているが、この導体パターン８ｂは、プラグ２３ｂを介してシールド用の金属パターンＭＧ１に電気的に接続され、それによって、固定電位に接続されている。キャパシタ形成領域の導体パターン８ｂを固定電位に接続したことで、導体パターン８ｂの電位が安定になり、導体パターン８ｂの電位が変動するのを防止できる。これにより、キャパシタ形成領域の導体パターン８ｂが容量素子Ｃ１へのノイズ源になるのを防止でき、また、容量素子Ｃ１を構成する配線Ｍ１の金属パターンＭＰ１，ＭＰ２と導体パターン８ｂとの間の寄生容量値が変動するのを防止できる。従って、容量素子Ｃ１を有する半導体装置の性能を向上させることができる。また、容量素子Ｃ１を用いた回路の電気的特性の安定性を向上させることができる。また、半導体装置の設計（回路設計）がし易くなる。
また、本実施の形態とは異なり、導体パターン８ｂと配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２とが平面的に重なって上下に対向して配置されていた場合、両者が干渉し、寄生容量値が増大してしまう。これは、容量素子Ｃ１を用いた回路の電気的特性を低下させる可能性がある。
それに対して、本実施の形態では、導体パターン８ｂは、容量素子Ｃ１の下方に配置されるが、配線Ｍ１の金属パターンＭＰ１，ＭＰ２（特に配線部ＭＤ１，ＭＤ２）と平面的に重ならないように配置している。すなわち、平面的に見ると、キャパシタ形成領域において、導体パターン８ｂは、金属パターンＭＰ１の配線部ＭＤ１と金属パターンＭＰ２の配線部ＭＤ２との間に配置され、配線部ＭＤ１，ＭＤ２の延在方向と同様にＸ方向に延在し、導体パターン８ｂと配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２とが平面的に重ならないようにしている。このため、導体パターン８ｂの上面と配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２の上面とが上下（半導体基板１の主面に垂直な方向に対応）に対向した状態にはならず、両者の干渉を抑制または防止でき、両者間の寄生容量を抑制または防止できる。従って、容量素子Ｃ１を用いた回路の電気的特性を更に向上させることができ、容量素子Ｃ１を有する半導体装置の性能を更に向上させることができる。
また、素子分離領域２は、絶縁体が埋め込まれた溝２ａからなる。半導体基板１に溝２ａを形成してから、半導体基板１の主面上に溝２ａ内を埋めるように絶縁膜を形成し、溝２ａの外部の絶縁膜をＣＭＰ法で除去し、溝２ａ内に絶縁膜を残すことで、素子分離領域２ａを形成することができる。
本実施の形態とは異なり、キャパシタ形成領域全体に素子分離領域２を形成した場合、溝２ａもキャパシタ形成領域全体に形成することになるので、キャパシタ形成領域の溝２ａが大面積になってしまい、溝２ａ内に絶縁膜を埋め込むためのＣＭＰ工程において、キャパシタ形成領域でディッシングなどが生じる可能性がある。これは、素子分離領域２の上面を含む半導体基板１の主面の平坦性を低下させ、半導体基板１の上層の構造に影響を与え、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１の精度を低下させる可能性がある。
それに対して、本実施の形態では、キャパシタ形成領域全体に素子分離領域２を形成するのではなく、キャパシタ形成領域にも素子分離領域２で規定される活性領域（すなわち素子分離領域２が形成されない領域）１ｂ，１ｃを設けている。この活性領域１ｂ，１ｃには、ｐ型半導体領域１１ｂ，１１ｃが形成されている。キャパシタ形成領域にも素子分離領域２で規定される活性領域１ｂ，１ｃを設けたことにより、キャパシタ形成領域の溝２ａが大面積パターンになるのを抑制または防止でき、それによって、溝２ａ内に絶縁膜を埋め込むためのＣＭＰ工程において、キャパシタ形成領域でディッシングなどが生じるのを防止できる。これにより、素子分離領域２の上面を含む半導体基板１の主面の平坦性を向上できるので、半導体基板１上に形成する各層の平坦性を向上させ、半導体装置の生産性を向上させることができる。また、半導体基板１の上層の構造を的確に形成できるようになるので、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１の精度を向上させることができる。従って、半導体装置の性能を向上させることができる。
しかしながら、本実施の形態とは異なり、キャパシタ形成領域の活性領域１ｂ，１ｃが浮遊（フローティング）電位である場合、この活性領域の電位が不安定になりやすい。これにより、キャパシタ形成領域の活性領域が容量素子Ｃ１へのノイズ源になったり、あるいは、容量素子Ｃ１を構成する配線Ｍ１の金属パターンＭＰ１，ＭＰ２とキャパシタ形成領域の活性領域との間の寄生容量値が変動してしまい、これは、容量素子Ｃ１を用いた回路の電気的特性の安定性を低下させ、また、半導体装置の設計（回路設計）をし辛くする。
それに対して、本実施の形態では、キャパシタ形成領域において、配線Ｍ１〜Ｍ５からなる金属パターンＭＰ１〜ＭＰ４を電極とする容量素子Ｃ１の下方に活性領域１ｂ（ｐ型半導体領域１１ｂ）を配置しているが、この活性領域１ｂ（ｐ型半導体領域１１ｂ）は、ｐ型ウエル領域３、活性領域１ｃ（ｐ型半導体領域１１ｃ）およびプラグ２３ａを介して、シールド用の金属パターンＭＧ１に電気的に接続されている。このため、容量素子Ｃ１の下方に配置された活性領域１ｂ（ｐ型半導体領域１１ｂ）は固定電位に接続されるので、活性領域１ｂ（ｐ型半導体領域１１ｂ）の電位が安定になり、活性領域１ｂ（ｐ型半導体領域１１ｂ）の電位が変動するのを防止できる。これにより、キャパシタ形成領域の活性領域１ｂ，１ｃ（特に活性領域１ｂすなわちｐ型半導体領域１１ｂ）が容量素子Ｃ１へのノイズ源になるのを防止でき、また、容量素子Ｃ１を構成する配線Ｍ１の金属パターンＭＰ１，ＭＰ２とキャパシタ形成領域の活性領域１ｂ，１ｃ（特に活性領域１ｂすなわちｐ型半導体領域１１ｂ）との間の寄生容量値が変動するのを防止できる。従って、容量素子Ｃ１を有する半導体装置の性能を向上させることができる。また、容量素子Ｃ１を用いた回路の電気的特性の安定性を向上できる。また、半導体装置の設計（回路設計）がし易くなる。
また、本実施の形態とは異なり、キャパシタ形成領域の活性領域（ｐ型半導体領域１１ｂ）と配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２とが平面的に重なって上下に対向して配置されていた場合、両者が干渉し、寄生容量値が増大してしまう。これは、容量素子Ｃ１を用いた回路の電気的特性を低下させる可能性がある。
それに対して、本実施の形態では、活性領域１ｂ（ｐ型半導体領域１１ｂ）は、容量素子Ｃ１の下方に配置されるが、配線Ｍ１の金属パターンＭＰ１，ＭＰ２（特に配線部ＭＤ１，ＭＤ２）と平面的に重ならないように配置している。すなわち、平面的に見ると、キャパシタ形成領域において、活性領域１ｂ（ｐ型半導体領域１１ｂ）は、金属パターンＭＰ１の配線部ＭＤ１と金属パターンＭＰ２の配線部ＭＤ２との間に配置され、配線部ＭＤ１，ＭＤ２の延在方向と同様にＸ方向に延在し、活性領域１ｂ（ｐ型半導体領域１１ｂ）と配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２とが平面的に重ならないようにしている。更に、好ましくは活性領域１ｂ（ｐ型半導体領域１１ｂ）と配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＣ１，ＭＣ２とが平面的に重ならないようにしている。このため、キャパシタ形成領域の活性領域１ｂ（ｐ型半導体領域１１ｂ）の上面と配線Ｍ１の金属パターンＭＰ１，ＭＰ２（特に配線部ＭＤ１，ＭＤ２）の上面とが上下（半導体基板１の主面に垂直な方向に対応）に対向した状態にはならず、両者の干渉を抑制または防止でき、両者間の寄生容量を抑制または防止できる。従って、容量素子Ｃ１を用いた回路の電気的特性を向上させることができ、容量素子Ｃ１を有する半導体装置の性能を更に向上させることができる。
また、本実施の形態では、キャパシタ形成領域において、導体パターン８ｂは、活性領域上ではなく、素子分離領域２上に配置させており、ｐ型半導体領域１１ｂ，１１ｃと導体パターン８ｂとが平面的に重ならないようにしている。導体パターン８ｂを素子分離領域２上に配置したことで、導体パターン８ｂが不要な素子（寄生素子）を形成するのを防止できる。
また、キャパシタ形成領域において、図１５に示される活性領域１ｂ（ｐ型半導体領域１１ｂ）のＸ方向の長さ（寸法）Ｌ１は、図１６に示される配線Ｍ１から構成された金属パターンＭＰ１の配線部ＭＣ１と配線Ｍ１から構成された金属パターンＭＰ２の配線部ＭＣ２との間の距離（間隔）Ｌ２以下である（Ｌ１≦Ｌ２）ことが、より好ましい。これにより、配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＣ１，ＭＣ２と活性領域１ｂ（ｐ型半導体領域１１ｂ）とが平面的に重ならないようにすることができ、配線Ｍ１の金属パターンＭＰ１，ＭＰ２と活性領域１ｂ（ｐ型半導体領域１１ｂ）との間の寄生容量をより低減することができ、容量素子Ｃ１を用いた回路の電気的特性をより向上させることができる。
また、キャパシタ形成領域において、活性領域１ｂ（ｐ型半導体領域１１ｂ）のＸ方向の長さ（寸法）Ｌ１は、図１６に示される配線Ｍ１から構成された金属パターンＭＰ１の配線部ＭＤ１と配線Ｍ１から構成された金属パターンＭＰ２の配線部ＭＤ２とがＸ方向に重複する長さ（寸法）Ｌ３以上である（Ｌ１≧Ｌ３）ことが、より好ましい。活性領域１ｂ（ｐ型半導体領域１１ｂ）のＸ方向の長さ（寸法）Ｌ１が短すぎると、キャパシタ形成領域にも素子分離領域２で規定される活性領域１ｂ（ｐ型半導体領域１１ｂ）を設けたことによるキャパシタ形成領域でのディッシング（素子分離領域２形成のためのＣＭＰ工程でのディッシング）の防止効果が低くなる可能性がある。活性領域１ｂ（ｐ型半導体領域１１ｂ）のＸ方向の長さＬ１を上記長さＬ３以上（Ｌ１≧Ｌ３）とすることで、キャパシタ形成領域でのディッシング（素子分離領域２形成のためのＣＭＰ工程でのディッシング）の防止効果を的確に高めることができる。
また、キャパシタ形成領域において、図１５に示される活性領域１ｂ（ｐ型半導体領域１１ｂ）のＹ方向の幅（寸法）Ｗ１は、図１６に示される配線Ｍ１から構成されかつ互いに隣り合う配線部ＭＤ１と配線部ＭＤ２との間の寸法（間隔）Ｗ２以下である（Ｗ１≦Ｗ２）ことが、より好ましい。これにより、活性領域１ｂ（ｐ型半導体領域１１ｂ）を、配線Ｍ１から構成された互いに隣り合う配線部ＭＤ１（金属パターンＭＰ１の配線部ＭＤ１）と配線部ＭＤ２（金属パターンＭＰ２の配線部ＭＤ２）との間に配置すれば、配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２と活性領域１ｂ（ｐ型半導体領域１１ｂ）とが平面的に重ならなくなる。従って、配線Ｍ１の金属パターンＭＰ１，ＭＰ２と活性領域１ｂ（ｐ型半導体領域１１ｂ）との間の寄生容量をより低減することができ、容量素子Ｃ１を用いた回路の電気的特性をより向上させることができる。
また、本実施の形態では、導体パターン８ｂおよび活性領域１ｂ（ｐ型半導体領域１１ｂ）が、配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４の配線部ＭＤ１〜ＭＤ４と平面的に重ならないようにし、それによって、容量素子Ｃ１の電極と導体パターン８ｂおよび活性領域１ｂ（ｐ型半導体領域１１ｂ）との間の寄生容量を低減している。但し、容量素子Ｃ１の電極を構成する配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４のうち、導体パターン８ｂおよび活性領域１ｂとの間の距離が最も短く寄生容量が最も増大しやすいのは、配線Ｍ１の金属パターンＭＰ１，ＭＰ２である。このため、寄生容量低減のためには、容量素子Ｃ１の電極を構成する配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４のうち、少なくとも配線Ｍ１の金属パターンＭＰ１，ＭＰ２の配線部ＭＤ１，ＭＤ２と導体パターン８ｂおよび活性領域１ｂ（ｐ型半導体領域１１ｂ）とが平面的に重ならないようにするのが、有効である。従って、本実施の形態においては、導体パターン８ｂおよび活性領域１ｂ（ｐ型半導体領域１１ｂ）と配線Ｍ１の金属パターンＭＰ１，ＭＰ２（特に配線部ＭＤ１，ＭＤ２）とが平面的に重ならないようにすることが好ましく、導体パターン８ｂおよび活性領域１ｂ（ｐ型半導体領域１１ｂ）と配線Ｍ１〜Ｍ５の金属パターンＭＰ１〜ＭＰ４（特に配線部ＭＤ１〜ＭＤ４）とが平面的に重ならないようにすれば更に好ましい。これにより、容量素子Ｃ１の電極に付加される寄生容量を低減でき、半導体装置の性能をより向上させることができる。
また、絶縁膜２１上に複数の配線層（多層配線構造）が形成されており、本実施の形態では、そのうち配線Ｍ１〜Ｍ５に容量素子Ｃ１の電極となる金属パターンＭＰ１〜ＭＰ４を形成している。しかしながら、これに限定されるものではなく、絶縁膜２１上に複数の配線層（多層配線構造）のうちの任意の配線層に、容量素子Ｃ１の電極となる金属パターン（金属パターンＭＰ１〜ＭＰ４に相当するもの）およびそれを囲むシールド用の金属パターン（金属パターンＭＧ１〜ＭＧ５に相当するもの）を形成することもできる。但し、導体パターン８ｂおよび活性領域１ｂ（ｐ型半導体領域１１ｂ）と容量素子Ｃ１の電極用の金属パターンとの間の寄生容量の影響は、両者の距離が短いほど大きくなる。このため、絶縁膜２１上に複数の配線層（すなわち多層配線構造）を形成するが、その複数の配線層のうちの最下層の配線層（ここでは配線Ｍ１）を含む少なくとも１層の配線層に容量素子Ｃ１の電極を構成する金属パターン（金属パターンＭＰ１〜ＭＰ４に相当するもの）およびシールド用の金属パターン（金属パターンＭＧ１〜ＭＧ５に相当するもの）を形成する場合に、上記寄生容量の影響が最も大きくなる。本実施の形態は、このような寄生容量の影響を防止できる。従って、絶縁膜２１上に複数の配線層（すなわち多層配線構造）を形成し、その複数の配線層のうち最下層の配線層（ここでは配線Ｍ１）を含む少なくとも１層の配線層に、容量素子Ｃ１の電極を構成する金属パターン（金属パターンＭＰ１〜ＭＰ４に相当するもの）およびシールド用の金属パターン（金属パターンＭＧ１〜ＭＧ５に相当するもの）を形成する場合に、本実施の形態を適用すれば、効果が大きい。
また、本実施の形態の半導体装置において、各半導体領域の導電型を逆にすることもできる。例えば、キャパシタ形成領域において、ｐ型ウエル領域３、ｎ型ウエル領域５およびｎ型ウエル領域６をそれぞれ逆の導電型のｎ型ウエル領域、ｐ型ウエル領域およびｐ型ウエル領域とし、ｐ型半導体領域１１ｂ，１１ｃをそれぞれ逆の導電型のｎ型半導体領域とすることもできる。また、ＭＩＳＦＥＴ形成領域に形成するＭＩＳＦＥＴをｎチャネル型のＭＩＳＦＥＴとすることもでき、また、ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴの両方を形成する（すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成する）こともできる。
（実施の形態２）
図３１および図３２は、本実施の形態の半導体装置の要部平面図であり、それぞれ上記実施の形態１の図１５および図１４に対応するものである。なお、図３２は平面図であるが、上記実施の形態１の図１４と同様に、図面を見やすくするために、導体パターン８ｂ、ｐ型半導体領域１１ｂ，１１ｃ（活性領域１ｂ，１ｃ）および配線Ｍ１にハッチングを付してある。
容量素子Ｃ１の下方に配置された各導体パターン８ｂは、金属パターンＭＧ１に電気的に接続する必要がある。このため、キャパシタ形成領域において各導体パターン８ｂは、金属パターンＭＰ１の配線部ＭＣ１または金属パターンＭＰ２の配線部ＭＣ２の少なくとも一方と平面的に交差してＸ方向に延在させ、絶縁膜２１に形成されたコンタクトホール２２ｂに埋め込まれたプラグ２３ｂを介して金属パターンＭＧ１に電気的に接続させる必要がある。
上記実施の形態１では、キャパシタ形成領域において各導体パターン８ｂは、Ｘ方向に延在して金属パターンＭＰ１の配線部ＭＣ１と平面的に交差しかつ金属パターンＭＰ２の配線部ＭＣ２と平面的に交差している。これは、各導体パターン８ｂの両方の端部を、プラグ２３ｂを介して配線Ｍ１の金属パターンＭＧ１のコンタクト部ＭＧＣに接続させるために、各導体パターン８ｂを、金属パターンＭＰ１の配線部ＭＣ１および金属パターンＭＰ２の配線部ＭＣ２の両者を越えて金属パターンＭＧ１のコンタクト部ＭＧＣの下方に達するまで延在させているからである。
それに対して、本実施の形態では、キャパシタ形成領域の各導体パターン８ｂは、Ｘ方向に延在して金属パターンＭＰ１の配線部ＭＣ１と金属パターンＭＰ２の配線部ＭＣ２との一方（図３１、図３２の場合は配線部ＭＣ２）と平面的に交差するが、他方（図３１、図３２の場合は配線部ＭＣ１）とは平面的に交差しないようにしている。そして、本実施の形態では、各導体パターン８ｂは、配線部ＭＣ１または配線部ＭＣ２を越えて金属パターンＭＧ１のコンタクト部ＭＧＣの下方にまで延在した一方の端部（図３１、図３２の場合は図の右側の端部）を、プラグ２３ｂを介して配線Ｍ１の金属パターンＭＧ１のコンタクト部ＭＧＣに接続させるが、他方の端部（図３１、図３２の場合は図の左側の端部）はプラグを介して金属パターンＭＧ１に接続していない。それ以外は、本実施の形態の半導体装置は、上記実施の形態１の半導体装置とほぼ同様の構成を有しているので、その説明を省略する。
本実施の形態では、キャパシタ形成領域の各導体パターン８ｂは、Ｘ方向に延在して金属パターンＭＰ１の配線部ＭＣ１と金属パターンＭＰ２の配線部ＭＣ２との一方（図３１、図３２の場合は配線部ＭＣ２）と平面的に交差するが、他方（図３１、図３２の場合は配線部ＭＣ１）とは平面的に交差しないようにしている。これにより、各導体パターン８ｂが金属パターンＭＰ１の配線部ＭＣ１と金属パターンＭＰ２の配線部ＭＣ２の両方に交差する場合に比べて、導体パターン８ｂと金属パターンＭＰ１，ＭＰ２との交差面積（重なる領域の面積）を低減でき、キャパシタ形成領域の導体パターン８ｂと配線Ｍ１からなる金属パターンＭＰ１，ＭＰ２との間の寄生容量を低減することができる。これにより、容量素子Ｃ１を構成する配線Ｍ１の金属パターンＭＰ１，ＭＰ２と導体パターン８ｂとの間の寄生容量を低減でき、容量素子Ｃ１を用いた回路の電気的特性を更に向上させることができる。
また、図３１および図３２のように、キャパシタ形成領域の全ての導体パターン８ｂが、金属パターンＭＰ２の配線部ＭＣ２と平面的に交差するが、金属パターンＭＰ１の配線部ＭＣ１とは平面的に交差しないようにすれば、金属パターンＭＰ２，ＭＰ４は導体パターン８ｂと一部重なるが、金属パターンＭＰ１，ＭＰ３は導体パターン８ｂと全く重ならなくなる。容量素子Ｃ１の第１電極（一方の電極）は配線Ｍ１〜Ｍ５の金属パターンＭＰ１，ＭＰ３から構成され、容量素子Ｃ１の第２電極（他方の電極）は配線Ｍ１〜Ｍ５の金属パターンＭＰ２，ＭＰ４から構成される。図３１および図３２のように金属パターンＭＰ１，ＭＰ３が導体パターン８ｂと全く重ならなければ、導体パターン８ｂと容量素子Ｃ１の第１電極との間に寄生容量が発生するのを極力防止できる。このため、本実施の形態は、容量素子Ｃ１の第２電極に付加される寄生成分（寄生容量）は問題にならないが、容量素子Ｃ１の第１電極に付加される寄生成分（寄生容量）をできるだけ低減したいような回路に適用する場合に、効果が大きい。
また、図３１および図３２の導体パターン８ｂ、コンタクトホール２２ｂおよびプラグ２３ｂの平面レイアウトを左右反転させ、キャパシタ形成領域の全ての導体パターン８ｂが、金属パターンＭＰ１の配線部ＭＣ１と平面的に交差するが、金属パターンＭＰ２の配線部ＭＣ２とは平面的に交差しないようにすることもできる。この場合、金属パターンＭＰ１，ＭＰ３は導体パターン８ｂと一部重なるが、金属パターンＭＰ２，ＭＰ４は導体パターン８ｂと全く重ならなくなる。これにより、配線Ｍ１〜Ｍ５の金属パターンＭＰ２，ＭＰ４から構成される容量素子Ｃ１の第２電極と導体パターン８ｂとの間に寄生容量が発生するのを極力防止できる。これは、容量素子Ｃ１の第１電極に付加される寄生成分（寄生容量）は問題にならないが、容量素子Ｃ１の第２電極に付加される寄生成分（寄生容量）をできるだけ低減したいような回路に適用する場合に、効果が大きい。
（実施の形態３）
図３３および図３４は、本実施の形態の半導体装置の要部平面図であり、それぞれ上記実施の形態２の図３１および図３２に対応するものである。なお、図３４は平面図であるが、上記実施の形態１の図１４や上記実施の形態２の図３２と同様に、図面を見やすくするために、導体パターン８ｂ、ｐ型半導体領域１１ｂ，１１ｃ（活性領域１ｂ，１ｃ）および配線Ｍ１にハッチングを付してある。
本実施の形態も、上記実施の形態２と同様に、キャパシタ形成領域の各導体パターン８ｂは、Ｘ方向に延在して金属パターンＭＰ１の配線部ＭＣ１と金属パターンＭＰ２の配線部ＭＣ２との一方と平面的に交差するが、他方とは平面的に交差しないようにしている。そして、本実施の形態でも、上記実施の形態２と同様に、各導体パターン８ｂは、配線部ＭＣ１または配線部ＭＣ２を越えて金属パターンＭＧ１のコンタクト部ＭＧＣの下方にまで延在した一方の端部を、プラグ２３ｂを介して配線Ｍ１の金属パターンＭＧ１のコンタクト部ＭＧＣに接続させるが、他方の端部はプラグを介して金属パターンＭＧ１に接続していない。
しかしながら、上記実施の形態２では、キャパシタ形成領域の全ての導体パターン８ｂが、金属パターンＭＰ２の配線部ＭＣ２と平面的に交差するが、金属パターンＭＰ１の配線部ＭＣ１とは平面的に交差しないようにしていた。それに対して、本実施の形態では、金属パターンＭＰ２の配線部ＭＣ２と平面的に交差する導体パターン８ｂと、金属パターンＭＰ１の配線部ＭＣ１と平面的に交差する導体パターン８ｂとが、Ｙ方向に交互に配列するようにしている。それ以外は、本実施の形態の半導体装置は、上記実施の形態２の半導体装置とほぼ同様の構成を有しているので、その説明を省略する。
本実施の形態では、図３３および図３４に示されるように、金属パターンＭＰ２の配線部ＭＣ２と平面的に交差する導体パターン８ｂと、金属パターンＭＰ１の配線部ＭＣ１と平面的に交差する導体パターン８ｂとが、Ｙ方向に交互に配列するようにしている。そして、金属パターンＭＰ２の配線部ＭＣ２と平面的に交差する導体パターン８ｂは、配線部ＭＣ２を越えて金属パターンＭＧ１のコンタクト部ＭＧＣの下方にまで延在した端部（図３３、図３４の場合は図の右側の端部）を、プラグ２３ｂを介して配線Ｍ１の金属パターンＭＧ１のコンタクト部ＭＧＣに接続させている。また、金属パターンＭＰ１の配線部ＭＣ１と平面的に交差する導体パターン８ｂは、配線部ＭＣ１を越えて金属パターンＭＧ１のコンタクト部ＭＧＣの下方にまで延在した端部（図３３、図３４の場合は図の左側の端部）を、プラグ２３ｂを介して配線Ｍ１の金属パターンＭＧ１のコンタクト部ＭＧＣに接続させている。
これにより、各導体パターン８ｂが金属パターンＭＰ１の配線部ＭＣ１と金属パターンＭＰ２の配線部ＭＣ２の両方に交差する場合に比べて、導体パターン８ｂと金属パターンＭＰ１，ＭＰ２との交差面積（重なる領域の面積）を低減でき、キャパシタ形成領域の導体パターン８ｂと配線Ｍ１からなる金属パターンＭＰ１，ＭＰ２との間の寄生容量を低減することができる。これにより、容量素子Ｃ１を構成する配線Ｍ１の金属パターンＭＰ１，ＭＰ２と導体パターン８ｂとの間の寄生容量を低減でき、容量素子Ｃ１を用いた回路の電気的特性を更に向上させることができる。
また、図３３および図３４のように、金属パターンＭＰ２の配線部ＭＣ２と平面的に交差する導体パターン８ｂと、金属パターンＭＰ１の配線部ＭＣ１と平面的に交差する導体パターン８ｂとが、Ｙ方向に交互に配列するようにすれば、金属パターンＭＰ１が導体パターン８ｂと交差する領域の面積（重なる領域の面積）と、金属パターンＭＰ２が導体パターン８ｂと交差する領域の面積（重なる領域の面積）とが、ほぼ均等（同じ）になる。これにより、容量素子Ｃ１の第１電極（配線Ｍ１〜Ｍ５の金属パターンＭＰ１，ＭＰ３から構成される容量素子Ｃ１の電極）に付加される寄生成分（寄生容量）と、容量素子Ｃ１の第２電極（配線Ｍ１〜Ｍ５の金属パターンＭＰ２，ＭＰ４から構成される容量素子Ｃ１の電極）に付加される寄生成分（寄生容量）とを、ほぼ同じにすることができる。このため、本実施の形態は、容量素子Ｃ１の第１電極に付加される寄生成分（寄生容量）と第２電極に付加される寄生成分（寄生容量）との差をできるだけ小さくしたいような回路に適用する場合に、効果が大きい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、容量素子を有する半導体装置に適用して有効である。
本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の要部平面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面である。 図１９と同じ半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２１と同じ半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２３と同じ半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２７と同じ半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２９と同じ半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。
符号の説明
１ 半導体基板
２ 素子分離領域
２ａ 溝
３ ｐ型ウエル領域
４ ｎ型ウエル領域
５ ｎ型ウエル領域
６ ｎ型ウエル領域
７ ゲート絶縁膜
７ａ 絶縁膜
８ 導体膜
８ａ ゲート電極
８ｂ 導体パターン
９ ｐ−型半導体領域
１０ａ，１０ｂ サイドウォール
１１ａ ｐ＋型半導体領域
１１ｂ，１１ｃ ｐ型半導体領域
２１ 絶縁膜
２２ コンタクトホール
２３ プラグ
２４，２５ 絶縁膜
２６ プラグ
２７，２８ 絶縁膜
２９ プラグ
３０，３１ 絶縁膜
３２ プラグ
３３，３４ 絶縁膜
３５ プラグ
３６ 絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 配線
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ 配線部
ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４ 配線部
ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧ５ 金属パターン
ＭＧＣ コンタクト部
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４ 金属パターン

Claims (17)

  1. 第１ＭＩＳＦＥＴが形成される第１領域および第１容量素子が形成される第２領域を有する半導体基板と、
    前記半導体基板に形成され、絶縁体が埋め込まれた溝と、
    前記半導体基板の前記第１領域に形成され、前記溝で規定された第１活性領域と、
    前記第１活性領域上に形成された第１ゲート電極と、
    前記第１ゲート電極を覆うように前記半導体基板上に形成され、上面が平坦化された第１絶縁膜と、
    前記第１絶縁膜よりも上層の第１配線層により前記第２領域に形成された、第１金属パターン、第２金属パターン、および前記第１および第２金属パターンの周囲に設けられて固定電位に接続される第３金属パターンと、
    を有する半導体装置であって、
    前記第１金属パターンは前記第１容量素子の一方の電極を形成し、
    前記第２金属パターンは前記第１容量素子の他方の電極を形成し、
    前記第１容量素子の下方の前記半導体基板の前記第２領域に、前記溝で規定された第２活性領域が形成され、
    前記第１容量素子の下方の前記半導体基板の前記第２領域上に、前記第１ゲート電極と同層の第１導体パターンが形成され、
    前記第１導体パターンおよび前記第２活性領域が前記第３金属パターンに電気的に接続され、
    前記第１導体パターンは、前記第１ゲート電極と同層の導体パターンであるが、ゲート電極としては機能しない導体パターンであり、
    前記第１導体パターンは、前記絶縁体が埋め込まれた前記溝上に形成され、
    前記第２活性領域は、前記第１容量素子の下方に配置されるが、前記第１金属パターンおよび前記第２金属パターンと平面的に重ならないように配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１導体パターンは、前記第１容量素子の下方に配置されるが、前記第１金属パターンおよび前記第２金属パターンと平面的に重ならないように配置されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第３金属パターンは、前記第１容量素子をシールドするための金属パターンであることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１金属パターンは、第１方向に延在する複数の第１導体部が、前記第１方向に交差する第２方向に延在する第１連結部で連結されたパターン形状を有し、
    前記第２金属パターンは、前記第１方向に延在しかつ前記複数の第１導体部の間にそれぞれ配置された複数の第２導体部が、前記第２方向に延在する第２連結部で連結されたパターン形状を有していることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第２活性領域は前記第２領域に複数配置され、ぞれぞれ前記第１方向に延在していることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２活性領域は、前記第１金属パターンの前記第１導体部と前記第２金属パターンの前記第２導体部との間の平面位置に配置されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第２活性領域は、前記第１金属パターンの前記第１導体部および前記第２金属パターンの前記第２導体部と平面的に重ならないことを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    前記第２領域の前記第３金属パターンの下に配置され、前記溝で規定された第３活性領域を更に有し、
    前記第３活性領域は、前記第１絶縁膜に形成された第１開口部に埋め込まれた第１接続導体部を介して前記第３金属パターンに電気的に接続されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第３活性領域は、複数配置された前記第２活性領域を平面的に囲むように形成されていることを特徴とする半導体装置。
  10. 請求項８記載の半導体装置において、
    前記半導体基板の前記第２領域に形成され、前記第２活性領域と前記第３活性領域とを電気的に接続する第１半導体領域を更に有することを特徴とする半導体装置。
  11. 請求項４記載の半導体装置において、
    第１導体パターンは前記第２領域に複数配置され、ぞれぞれ前記第１方向に延在していることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１導体パターンは、前記第１金属パターンの前記第１導体部と前記第２金属パターンの前記第２導体部との間の平面位置に配置されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１導体パターンは、前記第１金属パターンの前記第１導体部および前記第２金属パターンの前記第２導体部と平面的に重ならないことを特徴とする半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記第１導体パターンは、前記第１金属パターンの前記第１連結部または前記第２金属パターンの前記第２連結部の少なくとも一方と平面的に交差して前記第１方向に延在し、前記第１絶縁膜に形成された第２開口部に埋め込まれた第２接続導体部を介して前記第３金属パターンに電気的に接続されていることを特徴とする半導体装置。
  15. 請求項４記載の半導体装置において、
    前記第１絶縁膜よりも上層に前記第１配線層を含む複数の配線層が形成されており、
    前記複数の配線層のうちの前記第１配線層よりも１層上の配線層である第２配線層により、前記第２領域に第４金属パターン、第５金属パターン、および前記第４および第５金属パターンの周囲に設けられた第６金属パターンが形成されており、
    前記第１および第４金属パターンは、互いに電気的に接続されて、前記第１容量素子の前記一方の電極を形成し、
    前記第２および第５金属パターンは、互いに電気的に接続されて、前記第１容量素子の前記他方の電極を形成し、
    前記第３および第６金属パターンは、互いに電気的に接続されていることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第４金属パターンは、前記第１方向に延在する複数の第３導体部が、前記第２方向に延在する第３連結部で連結されたパターン形状を有し、
    前記第５金属パターンは、前記第１方向に延在しかつ前記複数の第３導体部の間にそれぞれ配置された複数の第４導体部が、前記第２方向に延在する第４連結部で連結されたパターン形状を有し、
    前記第４金属パターンの前記第３導体部は、前記第２金属パターンの前記第２導体部と平面的に重なる位置に配置され、
    前記第５金属パターンの前記第４導体部は、前記第１金属パターンの前記第１導体部と平面的に重なる位置に配置されていることを特徴とする半導体装置。
  17. 請求項１記載の半導体装置において、
    前記第１絶縁膜よりも上層に前記第１配線層を含む複数の配線層が形成されており、
    前記第１配線層は前記複数の配線層のうちの最下層の配線層であることを特徴とする半導体装置。
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