JP4525965B2 - 半導体装置 - Google Patents

Description

この発明は、一般的には、半導体装置に関し、より特定的には、配線層を利用した容量素子を備える半導体装置に関する。

近年、プロセスの微細化に伴い、配線間の寄生容量を利用した容量素子が使用され始めており、このような容量素子を有する半導体集積回路装置が、たとえば特開２００１−１７７０５６号公報に開示されている（特許文献１）。特許文献１に開示された半導体集積回路装置は、容量素子を構成する、第１および第２電極と、第１および第２電極に挟まれた誘電体膜とを備える。第１および第２電極は、半導体基板の平面方向および厚み方向において、互いに向い合うように複数配置されている。

また、特開２００２−１００７３２号公報には、同一配線層に設けられた少なくとも２本の配線を近接して配置し、これによって得られた線間容量を容量素子とする容量素子形成方法が開示されている（特許文献２）。

さらに、特開２００３−１５２０８５号公報には、ＭＩＭ容量へのノイズの結合を防止することを目的とした半導体装置およびその製造方法が開示されている（特許文献３）。特許文献３に開示された半導体装置は、半導体基板と、その半導体基板の上方に設けられた容量素子と、少なくとも容量素子の上方または下方に形成されるシールド層とを備える。また別の半導体装置では、容量素子と同一の層に、シールド層に電気的に接続された積層膜を形成し、この積層膜をシールド層と同様に機能させる。

さらに、別の文献には、配線層の層間容量を利用した容量素子が開示されている（非特許文献１）。
特開２００１−１７７０５６号公報 特開２００２−１００７３２号公報 特開２００３−１５２０８５号公報 Roberto Aparicio et al., "Capacity Limits and Matching Properties of Integrated Capacitors" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.3, MARCH 2002, pp. 384-393

しかし、特許文献１に開示されている半導体集積回路装置や、特許文献２に開示されている容量素子方法では、容量素子に対する外部回路からの干渉を低減する対策が施されていない。このため、容量素子の静電容量が変動するという問題が発生しており、特にデジタル部などに挙げられる外部回路が高速化されるに従って、このような問題への対策がより必要となってきている。

また、特許文献１から３に開示された半導体集積回路装置等において、配線層やシリコンゲート層の配置に粗密があると、その粗密によってエッチングの進行に差が生じてしまう。このため、プロセスの仕上がりが不均一になるおそれがある。また、半導体基板の主表面に形成される活性領域などの面積が主表面上の任意の固定領域に対して所定の割合を満足していない場合、主表面上に平坦に膜を形成することができない。このため、その膜上に容量素子を形成する際に、エッチングを適切に制御することが困難となる。これらの理由から、所望の特性を発揮する容量素子を形成することができない。

そこでこの発明の目的は、上記の課題を解決することであり、外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置を提供することである。

この発明に従った半導体装置は、主表面を含む半導体基板と、主表面上の容量形成領域に形成され、所定の方向に延びる複数の第１配線と、容量形成領域の周縁に配置された第１配線に隣り合い、所定の方向に延び、電位固定された第２配線と、主表面上に形成され、複数の第１配線の各々の間と、隣り合う第１配線および第２配線の間とを充填する絶縁体層とを備える。複数の第１配線および第２配線は、主表面に平行な第１平面内に配置され、かつ所定の方向に対して直角方向に並んで配置されている。半導体基板は、第２配線が電気的に接続され、主表面に第１の導電型の第１ウェル層を含み、第１ウェル層は、接地電位および電源電位のいずれか一方に固定されている。
この発明の別の局面に従った半導体装置は、第１方向と、第１方向に直角な第２方向とに広がる主表面を有する半導体基板と、半導体基板上に形成された容量素子とを備える。容量素子は、第１方向に延び、一方電極として機能する複数の第１の配線と、第１方向に延び、他方電極として機能する複数の第２の配線と、複数の第１の配線それぞれと複数の第２の配線それぞれとの間に設けられた第１絶縁膜とを有する。半導体装置は、第１方向に延び、固定電位が与えられ、第１の配線または第２の配線に隣り合うように配置された第３の配線をさらに備える。第２方向に所定間隔で第１の配線と第２の配線とが交互に繰り返されるように並んでいる。半導体基板は、第３の配線が電気的に接続され、主表面に第１の導電型の第１ウェル層を含む。第１ウェル層は、接地電位および電源電位のいずれか一方に固定されている。

この発明に従えば、外部からの電気的な干渉が十分に低減されるとともに、所望の特性を発揮する容量素子が形成される半導体装置を提供することができる。

この発明の実施の形態について、図面を参照して説明する。

（実施の形態１）
図１は、この発明の実施の形態１における半導体装置の断面図である。図２は、図１中の矢印ＩＩ−ＩＩ線上に沿った半導体装置の平面図である。

図１および図２を参照して、半導体装置は、主表面１ａを有する半導体基板１と、主表面１ａ上の容量形成領域２２に形成された複数の配線１１と、容量形成領域２２の外側に形成された複数の配線１２と、主表面１ａ上に形成され、複数の配線１１および１２の各々の間を充填する絶縁体層５とを備える。複数の配線１１および１２は、たとえば、銅（Ｃｕ）およびアルミニウム（Ａｌ）などの金属やポリシリコンなどから形成されている。絶縁体層５は、たとえば、ＴＥＯＳ（tetra ethyl ortho silicate）、ＢＰＴＥＯＳ、ＦＳＧ（F-doped silicate glass）、ならびにリン（Ｐ）またはボロン（Ｂ）が所定の濃度でドープされたシリコン酸化膜やシリコン窒化膜から形成されている。

ｐ型の半導体基板１には、主表面１ａから所定の深さに渡ってｐウェル２が形成されている。半導体基板１の主表面１ａには、ｐウェル２に位置して分離酸化膜３が形成されている。主表面１ａには、さらに、分離酸化膜３の両側に位置して、接地電位に接続された活性領域４が所定の深さで形成されている。分離酸化膜３は、複数の配線１１が形成された容量形成領域２２の下方で広がって延在しており、活性領域４は、複数の配線１２の下方で延在している。

複数の配線１１および１２は、主表面１ａと距離を隔てた位置で主表面１ａに対して平行に延在する平面２１に形成されている。平面２１は、等しい間隔ごとに複数規定されている（以下、複数の平面２１がそれぞれ規定されている層を、主表面１ａから近い順にＭ（metal）１層、Ｍ２層、Ｍ３層…と呼び、主表面１ａとＭ１層との間をＣＴ（contact）層と呼び、上下に隣り合うＭ層の間をそれぞれ、Ｖ（via hole）１層、Ｖ２層、Ｖ３層…と呼ぶ）。複数の配線１１および１２は、主表面１ａを図２の正面から見た場合にすべて重なり合って主表面１ａ上に投影されるように、Ｍ１層からＭ４層の各層に形成されている。

複数の配線１１の各々は、平面２１において、所定の方向（図２中の矢印２３に示す方向）に延びている。複数の配線１１は、配線１１が延びる方向に対して直交方向（図２中の矢印２４に示す方向）に互いに等しい距離を隔てて並んでいる。

平面２１には、矢印２４に示す方向に延びる配線１５および１６が互いに距離を隔てた位置で形成されている。配線１５および１６は、分離酸化膜３の両側に形成された活性領域４間に渡って延びている。複数の配線１１は、配線１５から枝分かれし、配線１６に向かって延びる複数の配線１１ｎと、配線１６から枝分かれし、配線１５に向かって延びる複数の配線１１ｍとから構成されている。複数の配線１１ｍおよび１１ｎは、交互に入り組んだ櫛の歯状に配置されている。

複数の配線１２の各々は、平面２１において、複数の配線１１が延びる方向と同じ方向に延びている。複数の配線１２は、複数の配線１１のうち容量形成領域２２の周縁に配置された配線１１ｐに隣り合って形成されている。つまり、複数の配線１２は、複数の配線１１が並ぶ方向において複数の配線１１の両端に位置決めされている。配線１１ｐと配線１２とが隔てる距離は、複数の配線１１が互いに隔てる距離と等しい。

図３は、図２中のＩＩＩ−ＩＩＩ線上に沿った断面図である。図４は、図２中のＩＶ−ＩＶ線上に沿った断面図である。図１から図４を参照して、上下層に隣り合う複数の配線１１および１２は、それぞれＶ１層からＶ３層に形成されたビアホール１４および１３によって接続されている。なお、図２中では、Ｖ３層に形成されたビアホール１４および１３が破線で表されている。Ｍ１層に形成された配線１２と主表面１ａに形成された活性領域４とは、さらに、ＣＴ層に形成されたコンタクト１０によって接続されている。上下層に隣り合う配線１５および１６は、Ｖ１層からＶ３層に形成されたビアホール１７によって接続されている。

以上に説明した構成により、複数の配線１１ｍは、Ｍ４層の配線１６の所定位置から引き込まれた電位で同電位となり、複数の配線１１ｎは、Ｍ４層の配線１５の所定位置から引き込まれた電位で同電位となる。このため、配線１１ｍおよび１１ｎ間に電位差を設けることによって、Ｍ１層からＭ４層に規定された各平面２１において互いに隣り合う配線１１ｍおよび１１ｎ間には、絶縁体層５を誘電体層とする配線間容量８が形成される。なお、複数の配線１１を櫛の歯状に配置することによって、多数本の配線１１を形成しているにも拘わらず、複数の配線１１ｍおよび１１ｎを一括してそれぞれ所定の電位に設定することができる。

この際、複数の配線１１を複数の平面２１に形成することによって、主表面１ａ上の限られた領域に、より大きな容量値を有する配線間容量８を形成することができる。また、複数の配線１１は、自らが延びる方向に対して直交する方向に並んで配置されている。このため、配線１１が隣り合う距離を長く設定することができ、大きい容量値を得ることができる。

また、複数の配線１２は、活性領域４を介して接地電位であるｐウェル２に接続されているため、接地電位に固定されている。このため、複数の配線１２は、容量形成領域２２のシールドとして機能し、容量形成領域２２の周辺に設けられた外部回路からの電気的な干渉（ノイズ）を遮蔽する役割を果たす。この際、複数の配線１２は、複数の配線１１の両端に配置されているため、容量形成領域２２の両側に配置された外部回路からのノイズを確実に遮蔽することができる。

なお、図１中には、半導体基板１の主表面１ａとＭ１層に設けられた複数の配線１１との間に形成される寄生容量６と、複数の配線１１ｐと複数の配線１２との間に形成される寄生容量７とが点線で示されている。

この発明の実施の形態１における半導体装置は、主表面１ａを含む半導体基板１と、主表面１ａ上に規定された容量形成領域２２に形成され、所定の方向に延在する複数の第１配線としての配線１１と、主表面１ａ上に形成され、複数の配線１１の各々の間を充填する絶縁体層５と、容量形成領域２２の周縁に配置された第１配線としての配線１１ｐに隣り合い、所定の方向に延在し、電位固定された複数の第２配線としての配線１２とを備える。複数の配線１１および１２は、主表面１ａに平行な第１平面としての平面２１内においてほぼ等しい間隔を隔てて配置されている。

複数の配線１１および１２は、所定の方向に対してほぼ直角方向に並んで配置されている。複数の配線１２は、平面２１内に配置された複数の配線１１の両端に設けられている。複数の配線１１および１２は、互いに間隔を隔てた複数の平面２１内において形成されている。

なお、本実施の形態では、複数の配線１２が接地電位に固定されている場合について説明したが、複数の配線１２は、たとえば、下部のウェルのタイプによっては電源電位に固定されていてもよい。また、複数の平面２１が互いに等間隔で規定されている場合について説明したが、たとえば、Ｍ１層とＭ２層との間の距離がＭ２層とＭ３層との間の距離と異なっていてもよい。また、複数の配線１１および１２がＭ１層からＭ４層の４層に形成されている場合について説明したが、複数の配線１１および１２は、１層以上に形成されていればよい。

また、たとえば、ｐ型の半導体基板１の主表面１ａにｐウェルが形成されている時は、そのｐウェルを接地電位に固定すればよいし、主表面１ａにｎウェルが形成されている時は、そのｎウェルを電源電位に固定し、半導体基板１を接地電位に固定すればよい。また、ｎ型の半導体基板１の主表面１ａにｎウェルが形成されている時は、そのｎウェルを電源電位に固定すればよいし、主表面１ａにｐウェルが形成されている時は、そのｐウェルを接地電位に固定し、半導体基板１を電源電位に固定すればよい。

このように構成された半導体装置によれば、配線間容量８を構成する複数の配線１１およびシールドとして機能する複数の配線１２が等しい間隔で形成されている。このため、平面２１上の容量形成領域２２の中央部と両端部との間で、配線の配置に粗密が生じることがない。これにより、複数の配線１１および１２を形成する際、容量形成領域２２のいずれの位置においても均一な割合でエッチングが進行するため、均一な仕上がり形状を得ることができる。また、複数の配線１２は、電位固定されているため、配線間容量８に対する外部回路からのノイズの影響を低減させることができる。つまり、本実施の形態において、複数の配線１２は、均一なプロセスを可能にするダミー素子としての役割と、外部からのノイズを遮蔽するシールドとしての役割とを同時に果たす。以上に説明した理由から、容量値にばらつきがなく、所望の特性を発揮する配線間容量８を形成することができる。

（実施の形態２）
この発明の実施の形態２における半導体装置は、実施の形態１における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図５は、この発明の実施の形態２における半導体装置を示す断面図である。図６は、図５中の矢印ＶＩ−ＶＩ線上に沿った半導体装置の平面図である。図７は、図６中のＶＩＩ−ＶＩＩ線上に沿った断面図である。なお、図６中のＩＶ−ＩＶ線上に沿った断面形状は、図４に示す断面形状と同一である。また図６中では、Ｖ３層に形成されたビアホール１３が破線で表されている。

図５から図７を参照して、本実施の形態では、上下層に隣り合う複数の配線１１間がビアホールによって接続されておらず、両者の間は、絶縁体層５で充填されている。複数の配線１１は、主表面１ａを図６の正面から見た場合に、Ｍ１層およびＭ３層に形成された配線１１が重なり合って主表面１ａ上に投影され、Ｍ２層およびＭ４層に形成された配線１１が重なり合って主表面１ａ上に投影されるように形成されている。

たとえば、図７に示す図６中のＶＩＩ−ＶＩＩ線上に沿った断面を見た場合、Ｍ１層およびＭ３層には、各層に設けられた配線１６から枝分かれし、配線１５に向かって延びる配線１１ｍが形成されている。Ｍ２層およびＭ４層には、各層に設けられた配線１５から枝分かれし、配線１６に向かって延びる配線１１ｎが形成されている。つまり、本実施の形態では、複数の配線１１ｍおよび１１ｎが、平面２１および平面２１に直交する平面の両方において、交互に入り組んだ櫛の歯状に配置されている。

このような構成により、本実施の形態では、平面２１上で互いに隣り合う配線１１ｍおよび１１ｎ間に配線間容量８ａが形成されているのに加えて、上下層に隣り合う配線１１ｍおよび１１ｎ間に配線間容量８ｂが形成されている。

このような構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、上下層に隣り合う配線間にも容量が形成されるため、より大きい容量値を主表面１ａ上の限られた領域で実現することができる。

（実施の形態３）
この発明の実施の形態３における半導体装置は、実施の形態１における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図８は、この発明の実施の形態３における半導体装置を示す断面図である。図８を参照して、本実施の形態の半導体基板１には、ｐウェル２の両側に位置してｎウェル３４が形成されている。ｐウェル２は、図８の紙面の横方向および奥行き方向において、複数の配線１１および１２の直下に位置して形成されている。半導体基板１には、主表面１ａから所定の深さの位置にｎ^＋ウェル３１が形成されている。ｎ^＋ウェル３１は、図８の紙面の横方向および奥行き方向において、ｎウェル３４およびｐウェル２の下層に当たる位置の全体に渡って形成されている。ｎ^＋ウェル３１は、ｎウェル３４およびｐウェル２に平行に延在している。

なお、複数の配線１２の電位固定用としてｐウェル２を用いない場合、ｐウェル２は、図８の紙面の横方向および奥行き方向において、少なくとも容量形成領域２２が主表面１ａ上に投影される領域に渡って形成されていれば良い。同様に、ｎ^＋ウェル３１は、少なくとも容量形成領域２２が主表面１ａ上に投影される領域の全体に渡って形成されていれば良い。

主表面１ａには、ｎウェル３４とｐウェル２との境界に位置して分離酸化膜３が形成されており、さらにｎウェル３４に位置して活性領域４が形成されている。その活性領域４は、主表面１ａ上に形成され、電源電位に固定された配線３３にコンタクト１０を介して接続されている。このような構成により、ｎ^＋ウェル３１は電源電位に固定されている。

このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、半導体基板１に電位固定されたｎ^＋ウェル３１を設けることによって、主に半導体基板１の裏面側から容量形成領域２２へ伝わるノイズを有効に遮蔽することができる。なお、電位固定されたｐウェル２によっても、上述のｎ^＋ウェル３１による効果と同様の効果を奏することができる。

なお、本実施の形態に説明した電位固定に限らず、半導体基板１の主表面１ａにｎウェルが形成され、その下層にｐ^＋ウェルが形成されている場合には、ｎウェルを介して複数の配線１２を電源電位に固定し、ｐ^＋ウェルを接地電位に固定すればよい。これにより、上述と同様の効果を奏することができる。

（実施の形態４）
この発明の実施の形態４における半導体装置は、実施の形態１および３における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図９は、この発明の実施の形態４における半導体装置を示す断面図である。図１０は、図９中の矢印Ｘ−Ｘ線上に沿った半導体装置の平面図である。図１１は、図１０中のＸＩ−ＸＩ線上に沿った断面図である。図１２は、図１０中のＸＩＩ−ＸＩＩ線上に沿った断面図である。なお、図１０中では、Ｖ４層に形成されたビアホール１３が破線で表されている。

図９から図１２を参照して、本実施の形態では、Ｍ４層と所定の間隔を隔てたＭ５層の位置で、主表面１ａに対して平行に延在する平面３７が規定されている。平面３７は、平面３７と主表面１ａとの間に容量形成領域２２が位置するように規定されている。平面３７には、複数の配線３８が形成されている。平面３７において複数の配線３８は、複数の配線１１が延在する方向と同じ方向（図１０中の矢印２３に示す方向）に延びている。複数の配線３８は、配線３８が延びる方向に対して直交方向（図１０中の矢印２４に示す方向）に互いに等しい距離を隔てて並んでいる。

平面３７には、矢印２４に示す方向に延びる配線４１および４２が互いに距離を隔てた位置で形成されている。複数の配線３８は、配線４１から枝分かれし、配線４２に向かって延びる複数の配線３８ｎと、配線４２から枝分かれし、配線４１に向かって延びる複数の配線３８ｍとから構成されており、その複数の配線３８ｍおよび３８ｎが、交互に入り組んだ櫛の歯状に配置されている。複数の配線３８ｍおよび３８ｎは、主表面１ａを図１０の正面から見た場合に、複数の配線１１ｍおよび１１ｎならびに複数の配線１２と一緒に重なり合って主表面１ａ上に投影されるように形成されている。

Ｍ４層に設けられた配線１２と、その配線１２の上方でＭ５層に設けられた配線３８とが、ビアホール１３によって接続されている。以上の構成により、複数の配線１２および３８は、接地電位に固定されている。

なお、図９中には、配線３８とＭ４層に設けられた配線１１との間に形成される寄生容量３９が点線で示されている。

このように構成された半導体装置によれば、実施の形態１および３に記載の効果と同様の効果を奏することができる。加えて、容量形成領域２２を上方から覆う複数の配線３８が、複数の配線１２とともに容量形成領域２２のシールドとして機能するため、外部回路からのノイズをさらに確実に遮蔽することができる。

（実施の形態５）
この発明の実施の形態５における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１３は、この発明の実施の形態５における半導体装置を示す断面図である。図１３を参照して、本実施の形態では、電位固定された複数の配線１２に隣り合う位置（２点鎖線４６に囲まれた位置）に設けられた配線１１ｐが、低インピーダンスノードに接続されている。つまり、図１３中の配線１１ｐを含む複数の配線１１ｍが相対的に低いインピーダンスノードに接続されており、配線１１ｐを含まない複数の配線１１ｎが相対的に高いインピーダンスノードに接続されている。

このように構成された半導体装置によれば、実施の形態４に記載に効果と同様の効果を奏することができる。加えて、配線１１ｐと配線１２との間に形成される寄生容量７に関して、複数の配線１１ｐが相対的に低いインピーダンスノードに接続されているため、寄生容量７による影響を低減させることができる。これによって、配線間容量８を用いた回路の高精度化を実現でき、たとえば、寄生容量７に起因して、配線間容量８の容量値の比がずれたり、配線間容量８をアンプを用いた積分器に利用した場合に所望の伝達率からずれたりすることを防止できる。

（実施の形態６）
この発明の実施の形態６における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１４は、この発明の実施の形態６における半導体装置を示す断面図である。図１４を参照して、本実施の形態では、電位固定された配線１２にビアホール１３を介して接続され、Ｍ５層に設けられた配線３８と、Ｍ４層に形成された配線１１ｍとビアホール１４を介して接続され、Ｍ５層に設けられた配線１１ｍとが、交互に入り組んで形成されている。また、複数の配線１１ｍは、電位固定された複数の配線１２に隣り合う位置（２点鎖線５１に囲まれた位置）に設けられた配線１１ｐを含む。複数の配線１１ｍは、相対的に低いインピーダンスノードに接続されており、複数の配線１１ｎは、相対的に高いインピーダンスノードに接続されている。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、電位固定された配線３８を容量形成領域２２のシールドとして機能させるとともに、実施の形態５に記載の効果と同様に、寄生容量７による影響を低減させることができる。

（実施の形態７）
この発明の実施の形態７における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１５は、この発明の実施の形態７における半導体装置を示す断面図である。図１５を参照して、本実施の形態では、両端を配線１２で挟まれたＭ４層の位置（２点鎖線５６で囲まれた位置）に、互いに間隔を隔てた複数のフローティング配線５７が形成されている。複数のフローティング配線５７は、図１５を示す紙面の奥行き方向に延びている。フローティング配線５７は、周りを完全に絶縁体層５によって覆われた状態で設けられており、浮遊電位とされている。つまり、浮遊電位とされたフローティング配線５７が、Ｍ５層に形成され、電位固定された配線３８と、Ｍ３層に設けられた配線１１との間に位置決めされている。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、浮遊電位とされたフローティング配線５７を上述の位置に設けることによって、配線１１と配線３８との間に形成される寄生容量３９（図９を参照のこと）を低減させることができる。これにより、配線間容量８を用いた回路の高精度化を実現することができる。

（実施の形態８）
この発明の実施の形態８における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１６は、この発明の実施の形態８における半導体装置を示す断面図である。図１６を参照して、本実施の形態では、両端を配線１２で挟まれたＭ１層の位置（２点鎖線５８で囲まれた位置）に、互いに間隔を隔てた複数のフローティング配線５９が形成されている。複数のフローティング配線５９は、図１６を示す紙面の奥行き方向に延びている。フローティング配線５９は、周りを完全に絶縁体層５によって覆われた状態で設けられており、浮遊電位とされている。つまり、浮遊電位とされたフローティング配線５９が、Ｍ２層に設けられた配線１１と、半導体基板１の主表面１ａとの間に位置決めされている。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、浮遊電位とされたフローティング配線５９を上述の位置に設けることによって、配線１１と主表面１ａとの間に形成される寄生容量６（図９を参照のこと）を低減させることができる。これにより、配線間容量８を用いた回路の高精度化を実現することができる。

（実施の形態９）
この発明の実施の形態９における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１７は、この発明の実施の形態９における半導体装置を示す断面図である。図１７を参照して、本実施の形態では、複数の配線１２に隣り合うＭ１層からＭ４層の位置（２点鎖線６０で囲まれた位置）に、複数のフローティング配線６１が形成されている。複数のフローティング配線６１は、図１７を示す紙面の奥行き方向に延びている。フローティング配線６１は、周りを完全に絶縁体層５によって覆われた状態で設けられており、浮遊電位とされている。つまり、浮遊電位とされたフローティング配線６１が、Ｍ１層からＭ４層の各層に設けられた配線１１ｐと、電位固定された配線１２との間に位置決めされている。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、浮遊電位とされたフローティング配線６１を上述の位置に設けることによって、配線１１と配線１２との間に形成される寄生容量７（図９を参照のこと）を低減させることができる。これにより、配線間容量８を用いた回路の高精度化を実現することができる。

（実施の形態１０）
この発明の実施の形態１０における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１８は、この発明の実施の形態１０における半導体装置を示す断面図である。図１８を参照して、本実施の形態では、両端を配線１２で挟まれたＭ４層の位置（２点鎖線６３で囲まれた位置）に配線が設けられておらず、その位置が絶縁体層５によって充填されている。このため、Ｍ５層に設けられた配線３８から配線３８に隣り合う配線１１（Ｍ３層に設けられた配線１１）までの距離が、上下に隣り合う配線１１間の距離よりも大きくなっている。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、Ｍ４層に配線を設けず、配線１１と配線３８との間の距離を大きくとることによって、配線１１と配線３８との間に形成される寄生容量３９（図９を参照のこと）を低減させることができる。これにより、配線間容量８を用いた回路の高精度化を実現することができる。

（実施の形態１１）
この発明の実施の形態１１における半導体装置は、実施の形態７における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図１９は、この発明の実施の形態１１における半導体装置を示す断面図である。図１９を参照して、本実施の形態では、両端を配線１２で挟まれたＭ４層の位置に、複数のフローティング配線５７が１つおきに形成されている。複数のフローティング配線５７は、寄生容量が回路の精度劣化につながる部分（回路を組んだ場合に高インピーダンスノードとなる部分）には配置されず、低インピーダンスノードとなる部分に配置されている。

このように構成された半導体装置によれば、実施の形態７における半導体装置と比較して、寄生容量による高インピーダンスノードの精度劣化をさらに低減させることができる。また、フローティング配線５７を間引きしたＭ４層において、図１８に示す場合と比較して配線の占有率を確保できるため、Ｍ４層の上に位置するＭ５層をより平坦に形成することができる。

（実施の形態１２）
この発明の実施の形態１２における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図２０は、この発明の実施の形態１２における半導体装置を示す断面図である。図２０を参照して、本実施の形態では、両端を配線１２で挟まれたＭ１層の位置（２点鎖線６６で囲まれた位置）に配線が設けられておらず、その位置が絶縁体層５によって充填されている。このため、半導体基板１の主表面１ａから主表面１ａに隣り合う配線１１（Ｍ２層に設けられた配線１１）までの距離が、上下に隣り合う配線１１間の距離よりも大きくなっている。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、Ｍ１層に配線を設けず、配線１１と主表面１ａとの間の距離を大きくとることによって、配線１１と主表面１ａとの間に形成される寄生容量６（図９を参照のこと）を低減させることができる。これにより、配線間容量８を用いた回路の高精度化を実現することができる。

（実施の形態１３）
この発明の実施の形態１３における半導体装置は、実施の形態８における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図２１は、この発明の実施の形態１３における半導体装置を示す断面図である。図２１を参照して、本実施の形態では、両端を配線１２で挟まれたＭ１層の位置に、複数のフローティング配線５９が１つおきに形成されている。フローティング配線５９は、寄生容量が回路の精度劣化につながる部分（回路を組んだ場合に高インピーダンスノードとなる部分）には配置されず、低インピーダンスノードとなる部分に配置されている。

このように構成された半導体装置によれば、実施の形態８における半導体装置と比較して、寄生容量による高インピーダンスノードの精度劣化をさらに低減させることができる。また、フローティング配線５９を間引きしたＭ１層において、図２０に示す場合と比較して配線の占有率を確保できるため、Ｍ１層の上に位置するＭ２層をより平坦に形成することができる。

（実施の形態１４）
この発明の実施の形態１４における半導体装置は、実施の形態４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図２２は、この発明の実施の形態１４における半導体装置を示す断面図である。図２３は、図２２中の矢印ＸＸＩＩＩ−ＸＸＩＩＩ線上に沿った半導体装置の平面図である。図２３中では、Ｖ４層に形成されたビアホール１３が破線で表されている。図２２および図２３を参照して、本実施の形態では、複数の配線１１および１２が直上に形成された主表面１ａ上の領域７１に対して活性領域４が占める面積の割合が所定の占有率を満たしている。

ここでいう所定の占有率とは、半導体装置の製造プロセスにおいて、主表面１ａが平坦に仕上がるように規定される特定領域（主表面１ａに不純物が注入されて形成された活性領域や主表面１ａに接触してポリシリコン膜が形成されている領域を含む）の面積の割合をさす。所定の占有率は、たとえば、２５％以上、５０％以上または７５％以上である。

この発明の実施の形態１４における半導体装置では、主表面１ａに規定される特定領域としての活性領域４を含む。複数の配線１１および１２が直上に形成された主表面１ａ上の領域７１に対して活性領域４が占める面積の割合は、一定値以上である。

このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、活性領域４が所定の占有率を満たすように形成されているため、主表面１ａ上に平坦に膜（本実施の形態では、絶縁体層５）を形成することができる。これにより、平坦な膜上に複数の配線１１および１２を形成することができるため、配線１１および１２をより均一な形状に仕上げることができる。

（実施の形態１５）
この発明の実施の形態１５における半導体装置は、実施の形態１４における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図２４は、この発明の実施の形態１５における半導体装置を示す断面図である。図２４を参照して、本実施の形態では、図２２中で活性領域４が形成された主表面１ａ上の位置において、分離酸化膜３が形成されている。この分離酸化膜３は、相対的に高いインピーダンスを有する配線１１ｎの直下に位置しており、これに対して、活性領域４は、相対的に低いインピーダンスを有する配線１１ｍの直下に位置している。

このように構成された半導体装置によれば、実施の形態１４に記載の効果と同様の効果を奏することができる。加えて、高インピーダンスノードの配線１１ｎと主表面１ａとの間に形成される寄生容量６の影響を低減することができる。

（実施の形態１６）
この発明の実施の形態１６における半導体装置は、実施の形態１５における半導体装置と比較して基本的には、同様の構造を備える。以下、重複する構造については説明を繰り返さない。

図２５は、この発明の実施の形態１６における半導体装置を示す断面図である。図２５を参照して、本実施の形態では、相対的に低いインピーダンスを有する配線１１ｍの直下には、ポリシリコン膜７３が形成されており、相対的に高いインピーダンスを有する配線１１ｎの直下には、分離酸化膜３が形成されている。

このように構成された半導体装置によっても、実施の形態１５に記載の効果と同様の効果を奏することができる。

（実施の形態１７）
図２６は、この発明の実施の形態１７における半導体装置の設計方法によって製造された半導体装置を示す平面図である。図２６を参照して、半導体装置８３は、Ｙ方向において、引き出し端子セル８０および８１と、引き出し端子セル８０および８１の間に配置された単位容量セル８２とが組み合わさった形状を有する。引き出し端子セル８０および８１は、図１０中に示す半導体装置の配線４１および４２側の配線構造を備え、単位容量セル８２は、配線４１と配線４２との間における所定の幅の配線構造を備える。引き出し端子セル８０および８１ならびに単位容量セル８２は、実施の形態１４に記載の所定の占有率を満たすように、Ｘ方向の長さが決定されている。

図２７および図２８は、図２６中に示す半導体装置の変形例を示す平面図である。図２７を参照して、半導体装置８４は、Ｙ方向において、引き出し端子セル８０および８１と、引き出し端子セル８０および８１の間に配置された２つの単位容量セル８２とが組み合わさった形状を有する。図２８を参照して、半導体装置８５は、Ｙ方向において、引き出し端子セル８０および８１と、引き出し端子セル８０および８１の間に配置された１０個の単位容量セル８２とが組み合わさった形状を有する。

図２９および図３０は、図２６中に示す半導体装置のさらに別の変形例を示す平面図である。図２９を参照して、半導体装置８６は、図２８中に示す半導体装置８５が４つ並列に接続された形状を有し、その両端には、帯状に延在するポリシリコン層８７がそれぞれ配置されている。ポリシリコン層８７は、容量形成領域の周辺にゲート層が存在しない場合などに、占有率を確保するために設けられる。

図３０を参照して、半導体装置９０は、図２９中の半導体装置８６とほぼ同様の形状を有するが、その両端には、帯状に延在し、中央で分割された２つのポリシリコン層８８がそれぞれ配置されている。図２９に示すポリシリコン層８７では、占有率が大きくなりすぎる場合、適当な大きさで分割されたポリシリコン層８８が用いられる。

この発明の実施の形態１７における半導体装置の設計方法は、実施の形態１４から１６に記載の半導体装置を利用した半導体装置の設計方法である。半導体装置の設計方法は、半導体装置を単位容量セルとしてユニット化する工程と、単位容量セルを複数組み合わせる工程とを備える。

このように構成された半導体装置の設計方法によれば、所定の占有率を満たすセルを組み合わせて半導体装置の形状を決定しているため、半導体装置の全体としても必ず所定の占有率を満足する。このため、複雑な設計工程を経ることなく、所定の占有率を満たした半導体装置を設計することができる。これにより、プロセス時のばらつきが小さい配線間容量を備える半導体装置を得ることができる。

なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成しても良く、その場合、組み合わせた実施の形態に記載の効果を同様に奏することができる。たとえば、図２２に示す占有率を満たす構成を図１３に示す半導体装置に適用した場合には、実施の形態５および１４に記載の効果を奏することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１における半導体装置の断面図である。 図１中の矢印ＩＩ−ＩＩ線上に沿った半導体装置の平面図である。 図２中のＩＩＩ−ＩＩＩ線上に沿った断面図である。 図２中のＩＶ−ＩＶ線上に沿った断面図である。 この発明の実施の形態２における半導体装置を示す断面図である。 図５中の矢印ＶＩ−ＶＩ線上に沿った半導体装置の平面図である。 図６中のＶＩＩ−ＶＩＩ線上に沿った断面図である。 この発明の実施の形態３における半導体装置を示す断面図である。 この発明の実施の形態４における半導体装置を示す断面図である。 図９中の矢印Ｘ−Ｘ線上に沿った半導体装置の平面図である。 図１０中のＸＩ−ＸＩ線上に沿った断面図である。 図１０中のＸＩＩ−ＸＩＩ線上に沿った断面図である。 この発明の実施の形態５における半導体装置を示す断面図である。 この発明の実施の形態６における半導体装置を示す断面図である。 この発明の実施の形態７における半導体装置を示す断面図である。 この発明の実施の形態８における半導体装置を示す断面図である。 この発明の実施の形態９における半導体装置を示す断面図である。 この発明の実施の形態１０における半導体装置を示す断面図である。 この発明の実施の形態１１における半導体装置を示す断面図である。 この発明の実施の形態１２における半導体装置を示す断面図である。 この発明の実施の形態１３における半導体装置を示す断面図である。 この発明の実施の形態１４における半導体装置を示す断面図である。 図２２中の矢印ＸＸＩＩＩ−ＸＸＩＩＩ線上に沿った半導体装置の平面図である。 この発明の実施の形態１５における半導体装置を示す断面図である。 この発明の実施の形態１６における半導体装置を示す断面図である。 この発明の実施の形態１７における半導体装置の設計方法によって製造された半導体装置を示す平面図である。 図２６中に示す半導体装置の変形例を示す平面図である。 図２６中に示す半導体装置の別の変形例を示す平面図である。 図２６中に示す半導体装置のさらに別の変形例を示す平面図である。 図２６中に示す半導体装置のさらに別の変形例を示す平面図である。

符号の説明

１ 半導体基板、１ａ 主表面、４ 活性領域、５ 絶縁体層、１１，１１ｍ，１１ｎ，１１ｐ，１２，３８ 配線、２１，３７ 平面、２２ 容量形成領域、３１ ｎ^＋ウェル、５７，５９，６１ フローティング配線、７１ 領域、７３ ポリシリコン膜。

Claims (23)

1. 主表面を含む半導体基板と、
   前記主表面上の容量形成領域に形成され、所定の方向に延びる複数の第１配線と、
   前記容量形成領域の周縁に配置された前記第１配線に隣り合い、前記所定の方向に延び、電位固定された第２配線と、
   前記主表面上に形成され、前記複数の第１配線の各々の間と、隣り合う前記第１配線および前記第２配線の間とを充填する絶縁体層とを備え、
   前記複数の第１配線および前記第２配線は、前記主表面に平行な第１平面内に配置され、かつ前記所定の方向に対して直角方向に並んで配置され、
   前記半導体基板は、前記第２配線が電気的に接続され、前記主表面に第１の導電型の第１ウェル層を含み、前記第１ウェル層は、接地電位および電源電位のいずれか一方に固定されている、半導体装置。
2. 前記第２配線は、複数設けられ、前記第１平面内に配置された前記複数の第１配線の両端に設けられている、請求項１に記載の半導体装置。
3. 前記複数の第１配線および前記第２配線は、互いに間隔を隔てた複数の前記第１平面内において形成されている、請求項１または２に記載の半導体装置。
4. 前記複数の第１配線は、前記主表面から前記主表面に隣り合う前記第１配線までの距離が、前記複数の第１平面間の距離よりも大きくなるように配置された第１配線を含む、請求項３に記載の半導体装置。
5. 前記第１配線と前記主表面との間および前記第１配線と前記第２配線との間の少なくともいずれか一方の位置に配置され、前記所定の方向に延び、浮遊電位とされたフローティング配線をさらに備える、請求項１から４のいずれか１項に記載の半導体装置。
6. 前記主表面に平行な第２平面内において互いに間隔を隔てて前記所定の方向に延びる複数の第３配線をさらに備え、
   前記第２平面と前記主表面との間には、前記容量形成領域が位置する、請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第１配線と前記第３配線との間に配置され、前記所定の方向に延び、浮遊電位とされたフローティング配線をさらに備える、請求項６に記載の半導体装置。
8. 前記複数の第１配線および前記第２配線は、互いに間隔を隔てた複数の前記第１平面内において形成されており、
   前記複数の第１配線は、前記第２平面から前記第２平面に隣り合う前記第１配線までの距離が、前記複数の第１平面間の距離よりも大きくなるように配置された第１配線を含む、請求項６または７に記載の半導体装置。
9. 前記第１配線および前記第２配線は、銅金属を含有している、請求項１から８のいずれか１項に記載の半導体装置。
10. 前記半導体基板は、前記容量形成領域の直下であって前記主表面から離れた位置で、前記第１ウェル層に平行に延びる第２の導電型の第２ウェル層をさらに含み、
    前記第２ウェル層は、接地電位および電源電位のうち前記第１ウェル層が固定された電位とは異なる電位に固定されている、請求項１から９のいずれか１項に記載の半導体装置。
11. 前記容量形成領域の周縁に配置された前記第１配線は、他の前記複数の第１配線と比較して、低いインピーダンスを有する、請求項１から１０のいずれか１項に記載の半導体装置。
12. 前記半導体基板は、前記主表面に所定の領域と活性領域とを含み、前記所定の領域の直上に前記複数の第１配線および前記第２配線が配置され、前記所定の領域内において前記所定の領域に対して前記活性領域が占める面積の割合は、２５％以上である、請求項１から１１のいずれか１項に記載の半導体装置。
13. 前記活性領域は、相対的に小さいインピーダンスを有する前記第１配線の直下に位置し、かつ、相対的に大きいインピーダンスを有する前記第１配線の直下からずれて位置している、請求項１２に記載の半導体装置。
14. 前記複数の第１配線は、第１の電極として用いられる配線から一方向に延びる櫛の歯と、第２の電極として用いられる別の配線から前記櫛の歯とは反対方向に延びる別の櫛の歯とが交互に入り組んだ櫛の歯状に配置されている、請求項１から１３のいずれか１項に記載の半導体装置。
15. 前記複数の第１配線および前記第２配線は、前記第１平面内に等しい間隔を隔てて配置され、かつ前記所定の方向に対して直角方向に並んで配置されている、請求項１から１４のいずれか１項に記載の半導体装置。
16. 第１方向と、前記第１方向に直角な第２方向とに広がる主表面を有する半導体基板と、
    前記半導体基板上に形成された容量素子とを備え、
    前記容量素子は、
    前記第１方向に延び、一方電極として機能する複数の第１の配線と、
    前記第１方向に延び、他方電極として機能する複数の第２の配線と、
    前記複数の第１の配線それぞれと前記複数の第２の配線それぞれとの間に設けられた第１絶縁膜とを有し、
    前記第１方向に延び、固定電位が与えられ、前記第１の配線または前記第２の配線に隣り合うように配置された第３の配線をさらに備え、
    前記第２方向に所定間隔で前記第１の配線と前記第２の配線とが交互に繰り返されるように並んでおり、
    前記半導体基板は、前記第３の配線が電気的に接続され、前記主表面に第１の導電型の第１ウェル層を含み、前記第１ウェル層は、接地電位および電源電位のいずれか一方に固定されている、半導体装置。
17. 前記主表面上の容量形成領域に前記複数の第１の配線と前記複数の第２の配線とが設けられ、
    前記容量形成領域の周縁に前記第３の配線が設けられる、請求項１６に記載の半導体装置。
18. 前記複数の第１の配線、前記複数の第２の配線および前記第３の配線は、前記主表面に平行な第１平面に設けられ、
    前記複数の第１の配線、前記複数の第２の配線および前記第３の配線は、互いに間隔を隔てた複数の前記第１平面内において形成されている、請求項１６に記載の半導体装置。
19. 前記第１の配線、前記第２の配線および前記第３の配線は、銅金属を含有している、請求項１６に記載の半導体装置。
20. 前記半導体基板は、前記容量素子の直下であって前記主表面から離れた位置で、前記第１ウェル層に平行に延びる第２の導電型の第２ウェル層をさらに含み、前記第２ウェル層は、接地電位および電源電位のうち前記第１ウェル層が固定された電位とは異なる電位に固定されている、請求項１６に記載の半導体装置。
21. 前記半導体基板は、前記主表面に所定の領域と活性領域とを含み、前記所定の領域の直上に前記複数の第１の配線、前記複数の第２の配線および前記第３の配線が配置され、前記所定の領域内において前記所定の領域に対して前記活性領域が占める面積の割合は、２５％以上である、請求項１６に記載の半導体装置。
22. 前記複数の第１の配線それぞれの一端は、前記第２方向に延びる第４の配線に接続され、前記複数の第２の配線それぞれの一端は、前記第２方向に延びる第５の配線に接続される、請求項１６に記載の半導体装置。
23. 前記複数の第１の配線、前記複数の第２の配線および前記第３の配線は、前記主表面に平行な第１平面内に等しい間隔を隔てて前記第２方向に並んで配置されている、請求項１６に記載の半導体装置。

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