JP2009105167A - ボンディングパッドを有する半導体装置及び同装置の製造方法 - Google Patents
ボンディングパッドを有する半導体装置及び同装置の製造方法 Download PDFInfo
- Publication number
- JP2009105167A JP2009105167A JP2007274444A JP2007274444A JP2009105167A JP 2009105167 A JP2009105167 A JP 2009105167A JP 2007274444 A JP2007274444 A JP 2007274444A JP 2007274444 A JP2007274444 A JP 2007274444A JP 2009105167 A JP2009105167 A JP 2009105167A
- Authority
- JP
- Japan
- Prior art keywords
- dummy
- insulating film
- pad
- semiconductor device
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】ボンディングパッドと半導体基板との間生じる浮遊容量の低減を図ることのできる半導体装置及び同装置の製造方法を提供する。
【解決手段】半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造する際に、少なくとも一の絶縁膜形成工程後に、半導体基板の所定領域に形成する半導体素子の導電部と同一材料からなるダミーパッドを、前記導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成し、このダミーパッド上に絶縁膜を形成した後、その絶縁膜を、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成し、このダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する。
【選択図】図2
【解決手段】半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造する際に、少なくとも一の絶縁膜形成工程後に、半導体基板の所定領域に形成する半導体素子の導電部と同一材料からなるダミーパッドを、前記導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成し、このダミーパッド上に絶縁膜を形成した後、その絶縁膜を、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成し、このダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する。
【選択図】図2
Description
本発明は、ボンディングパッドを有する半導体装置及び同装置の製造方法に関するものであり、特に、ボンディングパッドと半導体基板との間に生じる浮遊容量の低減を図ることのできる半導体装置及び同装置の製造方法に関するものである。
従来より、半導体装置上には、ワイヤーボンディングにより外部回路との接続をとるために金属等の導電体により構成された複数のボンディングバッドが設けられている。
図7は、従来の一般的なボンディングパッドの構造を示す断面図である。図7に示すように、ボンディングパッド100は、半導体基板101上に形成された素子分離用のLOCOS(local oxidation of silicon)酸化膜102や、層間絶縁膜103等の複数の酸化膜を積層して形成された絶縁層104の表面に形成されるものであり、半導体装置が動作する際に、各種信号の入出力端子として機能するものである。なお、図中の符号105は、半導体装置における表面保護用のナイトライド膜である。
このように形成されたボンディングパッドは、半導体装置が動作する際の各種信号の入出力により所定の電圧が印加される。
図7に示したように、ボンディングパッド100部分の断面構造は、下層側から順に導電体である半導体基板101と、絶縁体である絶縁層104と、導電体であるボンディングパッド100とが順次積層された構造をしているため、ボンディングパッド100に電圧が印加されると、ボンディングパッド100と半導体基板101との間には、絶縁層104を誘電体とする浮遊容量Cが発生する。
このようにボンディングパッド100部分に浮遊容量Cが発生すると、たとえば、そのボンディングパッド100に高周波信号が入力された場合、浮遊容量Cに電荷が蓄積されることによって、信号の遅延が生じるという問題があった。
特に、そのボンディングパッド100がギガヘルツ帯以上で動作する超高周波トランジスタのゲート電極(図示略)に接続されている場合には、入力信号の遅延により超高周波トランジスタにおける(POWER GAIN)特性等の高周波特性が低下してしまう恐れがある。
このような問題を解決する半導体装置の製造方法として、特許文献1には、半導体基の所定位置にストライプ状の深い溝を予め形成しておき、その深い溝の部分を酸化して、溝の深さ相当する厚みの酸化膜を形成し、その上部にボンディングパッドを形成して、ボンディングパッドの下面と、その下方における半導体基板の上面との間の絶縁層を厚く形成することにより、ボンディングパッド部分における浮遊容量を低減する半導体装置の製造方法が記載されている。
特許第3162970号公報
上記特許文献1に記載の半導体装置の製造方法では、ボンディングパッド部分の浮遊容量を低減することはできるが、そのためだけに、半導体基板の所定位置に深い溝を形成する工程が必要となり、半導体装置の製造工程数が増加して製造コストの増大につながるおそれがあった。
しかも、深い溝の表面を酸化して、溝の深さに相当する厚さの絶縁膜を形成するためには、半導体装置を製造する際の通常の熱酸化工程に加えて、さらに長時間の熱酸化工程を要するため、この長時間の熱酸化に伴う欠陥が発生する恐れがあった。
そこで、請求項1に係る本発明では、半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造方法において、絶縁層を形成するための複数の絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程と、半導体基板の所定領域に半導体素子の導電部を形成する導電部形成工程と、複数の絶縁膜形成工程のうち、少なくとも一の絶縁膜形成工程後に、半導体素子の導電部と同一材料からなるダミーパッドを、導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成するダミーパッド形成工程と、ダミーパッドの形成後に形成された絶縁膜を、平坦化工程により、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成する工程と、ダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する工程とを有することを特徴とする。
また、請求項2に係る本発明では、請求項1に記載の半導体装置の製造方法において、ダミーパッド形成工程で、ダミーパターン層におけるダミーパッド同士の間隔を5マイクロメートルよりも長く形成したことを特徴とする。
また、請求項3に係る本発明では、請求項1又は請求項2に記載の半導体装置の製造方法において、ダミーパッドが複数段積層するように、ダミーパターン層を複数層積層して形成する工程を有することを特徴とする。
また、請求項4に係る本発明では、請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、CMPにより絶縁膜の平坦化を行うことを特徴とする。
また、請求項5に係る本発明では、請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、エッチバックにより絶縁膜の平坦化を行うことを特徴とする。
また、請求項6に係る本発明では、半導体基板上に絶縁層を介して形成されたボンディングパッドを有する半導体装置において、ボンディングパッド下方の絶縁層の内部に、半導体基板の所定領域に形成された半導体素子の導電部と同一材料からなるダミーパッドが、当該ダミーパッドの幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層を有することを特徴とする。
請求項1に係る本発明では、半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造方法において、絶縁層を形成するための複数の絶縁膜形成工程と、絶縁膜の表面を平坦化する平坦化工程と、半導体基板の所定領域に半導体素子の導電部を形成する導電部形成工程と、複数の絶縁膜形成工程のうち、少なくとも一の絶縁膜形成工程後に、半導体素子の導電部と同一材料からなるダミーパッドを、導電部と同時に、ダミーパッドの幅よりも広い間隔を空けてドット状に形成するダミーパッド形成工程と、ダミーパッドの形成後に形成された絶縁膜を、平坦化工程により、ダミーパッドの厚み分まで平坦化してダミーパターン層を形成する工程と、ダミーパターン層上に、絶縁膜を介してボンディングパッドを形成する工程とを有するため、ボンディングパッドの下方において、ダミーパッドを形成していない領域では、ボンディングパッドと半導体基板との間における絶縁層の膜厚をダミーパッドの厚み分だけ厚く形成することができるので、この領域における浮遊容量を製造工程数を増加させることなく低減することができ、しかも、浮遊容量を低減するために、特別に長時間の熱酸化処理を行う必要がないため、長時間の熱酸化による欠陥が発生することもない。
また、請求項2に係る本発明では、請求項1に記載の半導体装置の製造方法において、ダミーパッド形成工程で、ダミーパターン層におけるダミーパッド同士の間隔を5マイクロメートルよりも長く形成したため、平坦化工程による絶縁膜表面の平坦化精度は多少低下するものの、ボンディングパッドの下方においては、ダミーパッドを形成していない領域がその分広くなり、ボンディングパッド部分の浮遊容量を確実に低減することができる。
また、請求項3に係る本発明では、請求項1又は請求項2に記載の半導体装置の製造方法において、ダミーパッドが複数段積層するように、ダミーパターン層を複数層積層して形成する工程を有するため、半導体基板上に配線層を多層に形成する場合に、その配線層の数だけダミーパッドを積層して形成することができるので、ボンディングパッドの下方において、ダミーパッドを形成していない領域では、積層したダミーパッドの厚みの分だけ絶縁層を厚く形成することができ、ボンディングパッド部分の浮遊容量をより一層低減することができる。
また、請求項4に係る本発明では、請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、CMPにより絶縁膜の平坦化を行うため、ダミーパッド間の絶縁膜が除去され難く、除去されず残った絶縁膜厚みの分だけ、ボンディングパッドと半導体基板との間における絶縁層の厚さが増大するので、その領域における浮遊容量を好適に低減することができる。
また、請求項5に係る本発明では、請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、ダミーパターン層を形成する平坦化工程では、エッチバックにより絶縁膜の平坦化を行うため、ダミーパッドの周囲には、絶縁膜からなるサイドウォールが形成され、このサイドウォール部分では、サイドウォールの厚みの分だけボンディングパッドと半導体基板との間における絶縁層の厚さが増大するので、その領域における浮遊容量を好適に低減することができる。
また、請求項6に係る本発明では、半導体基板上に絶縁層を介して形成されたボンディングパッドを有する半導体装置において、ボンディングパッド下方の絶縁層の内部に、半導体基板の所定領域に形成された半導体素子の導電部と同一材料からなるダミーパッドが、当該ダミーパッドの幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層を有するため、製造工程数を増加させることなく、浮遊容量を低減することができる半導体装置を提供することができる。
以下、本発明の一実施形態について、図面を参照して具体的に説明する。ここでは、同一の半導体基板上にトランジスタ等の能動素子、ポリシリコン抵抗等の受動素子といった複数の半導体素子を有する半導体装置の製造方法に本発明を適用してボンディングパッドを形成する場合を例に挙げて説明する。なお、以下の説明においては、ボンディングパッド部分の形成工程についてのみ説明することとし、半導体素子部分の形成工程については、任意の形成工程を用いることができるので、その詳細な説明は省略する。
図1及び図2は本実施形態に係る半導体装置のボンディングパッド部分の形成工程を示す断面説明図である。
本実施形態のボンディングパッドを形成する際には、図1(a)に示すように、まず、半導体基板(以下、「Si(シリコン)基板1」という。)の表面の所定位置にLOCOS(local oxidation of silicon)法を用いて形成した酸化シリコン膜(以下、「LOCOS酸化膜2」という。)を積層する。
ここで積層するLOCOS酸化膜2は、Si基板1の図示しない所定領域に形成する各半導体素子同士を互いに素子分離するためのLOCOS酸化膜2を形成する工程(絶縁膜形成工程)において、素子分離用のLOCOS酸化膜2と同時に形成するものである。なお、このLOCOS酸化膜2を形成した後には、CMP(Chemical Mechanical Polishing)によりLOCOS酸化膜2の表面を平坦化する処理(平坦化工程)を行う。
次に、このLOCOS酸化膜2の表面に、酸化シリコン膜からなるフィールド酸化膜3を形成する。このフィールド酸化膜3は、Si基板1上の図示しない所定領域に形成する各半導体素子の表面保護等のためにフィールド酸化膜3を形成する工程(絶縁膜形成工程)において、同時に形成されるものである。なお、このフィールド酸化膜3を形成した後にも、CMPによりフィールド酸化膜3の表面を平坦化する処理(平坦化工程)を行う。
次に、このフィールド酸化膜3の表面に、スパッタ法を用いてアルミ合金からなるメタル層を形成した後、このメタル層の表面に、フォトリソグラフィー技術を用いて所定のパターニングを施したレジストマスク(図示略)を形成し、その後、このレジストマスク(図示略)を用いた異方性エッチングにより不要な部分のメタル層を除去することによって、フィールド酸化膜3の表面にアルミ合金からなるダミーパッド4をドット状に形成する。
ここで形成する各ダミーパッド4は、Si基板1上の図示しない所定領域に形成する半導体素子の電極等の導電部やメタル配線層を形成する工程(導電部形成工程)において、半導体素子の電極やメタル配線と同時に、電極やメタル配線等と同一の材料によって形成されるものである。
特に、本実施形態では、フィールド酸化膜3上に、各ダミーパッド4の幅よりも広い間隔を空けて、各ダミーパッド4をドット状に形成することによって、後に、これらダミーパッド4の上方に絶縁膜を介して形成するボンディングパッド100部分(図2(b)参照)に電圧が印加された際に発生する浮遊容量(以下、「ボンディングパッド8部分の浮遊容量」ともいう。)を効率よく低減するように構成している。
本実施形態では、各ダミーパッド4の幅を1マイクロメートルとし、各ダミーパッド4同士の間隔が5マイクロメートルよりも長くなるように形成している。
次に、図1(b)に示すように、フィールド酸化膜3と各ダミーパッド4の表面全体を被覆するように、CVD(化学的気相成長)法により酸化シリコン膜からなる第1の層間絶縁膜5を形成する。
この第1の層間絶縁膜5は、Si基板1上の図示しない所定領域に形成する半導体素子を含む当該半導体装置の表面保護等のために形成するものであり、製造過程の半導体装置の表面全体に形成されるものである。
こうして、各ダミーパッド4の表面全体を被覆するように第1の層間絶縁膜5を形成することによって、各ダミーパッド4同士を電気的に独立させる。
次に、図1(c)に示すように、第1の層間絶縁膜5の表面全体をCMPにより研磨して平坦化する処理(平坦化工程)を行うことにより、第1の層間絶縁膜5の内部に複数のダミーパッド4が埋め込まれたダミーパターン層6を形成する。
このとき、Si基板1上の図示しない半導体素子の形成領域においては、当該半導体装置の表面全体を平坦化するために、第1の層間絶縁膜5がフィールド酸化膜3の表面近傍まで研磨されるところもあるが、図1(c)に示す領域においては、各ダミーパッド4がCMPによる研磨のストッパとして機能するため、第1の層間絶縁膜5は、ダミーパッドの厚み分までしか研磨されずに平坦化される。
そのため、図1(c)に示す領域においては、ダミーパッド4がなければフィールド酸化膜3の表面近傍まで研磨される第1の層間絶縁膜5が、ダミーパッド4の厚みの分だけ研磨されずに確実に残存することとなる。
すなわち、図1(c)に示す領域では、ダミーパッド4同士の間、及び、ダミーパッド4の周囲部分において、特別な絶縁膜形成工程を追加することなく、ダミーパッド4を設けない場合に比べて第1の層間絶縁膜5の厚さを厚く形成することができる。
しかも、上記のように、ダミーパッド4は、半導体素子の導電部を形成するときに、その導電部と同一の材料により同時に形成することができるので、ダミーパッド4を形成するために新たに製造工程を追加する必要もない。
次に、図2(a)に示すように、ダミーパターン層6の表面に、CVD法により酸化シリコンからなる第2の層間絶縁膜7を形成する。
この第2の層間絶縁膜7は、Si基板1上の図示しない所定領域に形成する半導体素子を含む当該半導体装置の表面保護等のために形成するものであり、製造過程の半導体装置の表面全体に形成されるものである。なお、この第2の層間絶縁膜7を形成した後にも、CMPにより第2の層間絶縁膜7の表面を平坦化する処理(平坦化工程)を行う。
次に、図2(b)に示すように、ダミーパターン層6上方における第2の層間絶縁膜7の表面にボンディングパッド8を形成する。
ここでは、第2の層間絶縁膜7の表面に、スパッタ法によりアルミ合金からなるメタル層を形成した後、このメタル層の表面に、フォトリソグラフィー技術を用いてダミーパターン層6の上方における第2の層間絶縁膜7の表面が開口されたレジストマスク(図示略)を形成し、その後、このレジストマスク(図示略)を用いた異方性エッチングにより不要な部分のメタル層を除去することによって、ボンディングパッド8を形成する。
最後に、当該半導体装置の表面全体に、表面保護用のナイトライド膜9を形成した後、このナイトライド膜9の表面に、フォトリソグラフィー技術を用いて所定のパターニングを施したレジストマスク(図示略)形成し、その後、このレジストマスク(図示略)を用いた異方性エッチングにより、ボンディングパッド8上部分のナイトライド膜9を除去することによってボンディングパッド8の表面を露出させて、当該半導体装置のボンディングパッド8部分が形成される。
このようにしてボンディングパッド8を形成した半導体装置は、図2(b)に示すように、ボンディングパッド8下方のLOCOS酸化膜2、フィールド酸化膜3、第1の層間絶縁膜5、ダミーパターン層6からなる絶縁層の内部に、Si基板1上の図示しない所定領域に形成された半導体素子の導電部と同一材料により同時形成されたダミーパッド4が、当該ダミーパッド4の幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層6を有する構成となる。
このように構成した半導体装置のボンディングパッド8に電圧が印加された場合には、図2(b)に示すように、ボンディングパッド8と各ダミーパッド4との間に第2の層間絶縁膜7を誘電体とする浮遊容量C1が生じ、各ダミーパッド4とSi基板1との間にフィールド酸化膜3及びLOCOS酸化膜2を誘電体とする浮遊容量C2が生じ、ボンディングパッド8とSi基板1との間には、第2の層間絶縁膜7と第1の層間絶縁膜5とフィールド酸化膜3とLOCOS酸化膜2とを誘電体とする浮遊容量C3が生じる。
このとき、直列接続的に生じる2つの浮遊容量C1、C2部分では、誘電体(絶縁層)の厚さの合計が、図7に示した従来のボンディングパッド100と半導体基板101との間の絶縁層104の厚さ、すなわち、半導体装置を製造する際に複数回形成と研磨とを繰り返した結果残される絶縁膜の厚さの合計と等しいので、この部分だけに関しては、浮遊容量が図5に示した従来生じていた浮遊容量Cと同等となる。
しかし、本実施形態の半導体装置では、ダミーパッド4が形成されていない領域において、ボンディングパッド8とSi基板1との間に生じる浮遊容量C3では、誘電体となる絶縁層の厚さが、研磨されずにダミーパッド4の厚み分残存した第1の層間絶縁膜5の厚さだけ従来の絶縁層104(図7参照)よりも厚く形成されているので、その分、浮遊容量を低減することができる。
さらに、本実施形態では、上記のようにダミーパッド4同士の間隔を、ダミーパッド4の幅より広く形成しており、具体的には、ダミーパッド4の幅を1マイクロメートルとし、各ダミーパッド4の間隔を5マイクロメートルよりも広く空けて、各ダミーパッド4をドット状に設けているため、浮遊容量が低減される領域(浮遊容量C3が生じる領域)の広さを、浮遊容量が従来と変わらない領域(浮遊容量C1、C2が生じる領域)の広さの5倍以上とすることができるので、ボンディングパッド8部分の浮遊容量を、従来のボンディングパッド100部分の浮遊容量Cに比べて、大幅に低減することができる。
また、本実施形態では、上記のように、各ダミーパッド4の間隔を5マイクロメートルよりも広くしているため、CMPによるダミーパターン層6表面の平坦化精度が多少劣化する場合も想定されるが、ダミーパターン層6上には、図2(a)に示したように、第2の層間絶縁膜7が形成され、その後、第2の層間絶縁膜7の表面をCMPにより再度平坦化するので、第2の層間絶縁膜7の表面は適切に平坦化される。その結果、ダミーパターン層6表面の平坦化精度の劣化により、その後の製造工程に支障をきたす可能性が低くなる。
また、本実施形態では、ダミーパッド4の形成後に形成した第1の層間絶縁膜5を、CMPにより研磨して平坦化しているが、この平坦化工程はCMPに限定するものではなく、エッチバックを用いて第1の層間絶縁膜5の表面を平坦化してもよい。
図3は、ダミーパッド4の形成後に形成した第1の層間絶縁膜5を、エッチバックにより平坦化したときのダミーパッド4部分を示す断面説明図である。
第1の層間絶縁膜5をエッチバックにより平坦化した場合には、図3に示すように、ダミーパッド4の周囲にサイドウォール状に第1の層間絶縁膜5が残存することとなる。
このように、ダミーパッド4の周囲に第1の層間絶縁膜5を残存させることにより、その後、上記した製造工程と同様に第2の層間絶縁膜7とボンディングパッド8とナイトライド膜9とを順次形成すれば、サイドウォール状に残存させた第1の層間絶縁膜5の領域については、ボンディングパッド8とSi基板1との間における絶縁層の厚さが、前記サイドウォール状に残存させた第1の層間絶縁膜5の厚み(高さ)の分だけ、厚く形成されることになり、結果として、この部分に生じる浮遊容量を低減することができる。
また、上記実施形態の製造方法では、メタル配線層が単層の半導体装置を製造する場合について説明したが、本発明は、多層のメタル配線層を有する半導体装置の製造方法に対しても適用することができる。
図4は、多層のメタル配線層を有する半導体装置の製造方法に対して、本発明を適用した場合のボンディングパッド8部分を示す断面説明図である。
多層のメタル配線層を有する半導体装置を有する半導体装置を製造する場合には、LOCOS酸化膜2上に、メタル配線層を形成するためのメタル層を形成する工程と、当該形成したメタル層を所定形状にパターニングしてメタル配線を形成する工程と、メタル配線上に層間絶縁膜を形成する工程と、形成した層間絶縁膜を平坦化する工程とが、順次複数回繰り返し行われる。
すなわち、多層のメタル配線層を有する半導体装置を製造する工程中には、図2(a)〜(c)に示した工程が複数回含まれているのである。
これを利用すれば、メタル配線層を一層形成する度毎に、ダミーパターン層6を一層形成することができるので、図4に示すように、ボンディングパッド8とSi基板1との間に、ダミーパターン層6を複数層積層した半導体装置を製造することができる。
このように、ボンディングパッド8とSi基板1との間に、ダミーパターン層6を複数層積層することにより、ダミーパッド4が形成されていない領域においては、順次積層したダミーパターン層6の厚みの分だけ、ボンディングパッド8とSi基板1との間における絶縁層の厚さを厚く形成することができるので、ボンディングパッド8部分の浮遊容量をより一層低減することができる。
また、ダミーパターン層6を複数層積層する場合には、図4に示すように、異なるダミーパターン層6の各ダミーパッド4同士が第2の層間絶縁膜7を介して、それぞれ上下に複数段積層するように、各ダミーパターン層6を形成する。
このように複数のダミーパターン層6を積層すれば、仮に、同一のダミーパターン層6内において、各ダミーパッド4同士の間隔を広げ過ぎたことにより、図5(a)に示すように、第1の層間絶縁膜5の表面をCMPにより研磨した際、各ダミーパッド4間の第1の層間絶縁膜5がダミーパッド4高さよりも下方側まで研磨されたとしても、その後、フィールド酸化膜3及びダミーパッド4の上面に、第2の層間絶縁膜7を形成することによって、各ダミーパッド4間には、形成した第2の層間絶縁膜7の厚みAの分だけ、第2の層間絶縁膜7が形成されるので、ダミーパッド4同士の間に、厚さがAの第2の層間絶縁膜7を残存させることができ、浮遊容量を効率的に低減することができる。
これに対して、異なるダミーパターン層6の各ダミーパッド4同士が第2の層間絶縁膜7を介して、それぞれ上下に複数段積層しないように位置をずらして各ダミーパターン層6を形成した場合には、図5(b)に示すように、上層に形成されるダミーパッド4と下層に形成されるダミーパッド4との間における第2の層間絶縁膜7の膜厚が、図5(a)に示した第2の層間絶縁膜7の厚みAよりも薄いBとなる。
そのため、各ダミーパッド4を上下に複数段積層しないように位置をずらした場合には、各ダミーパッド4を上下に複数段積層した場合よりも、ボンディングパッド8部分の浮遊容量がやや増大する。
ただし、ボンディングパッド8を形成する最上層の第2の層間絶縁膜7の平坦化精度を重視する場合には、図5(b)に示すように各ダミーパターン層6を形成することによって、その平坦化精度を向上させることができる。
この場合、上記のように、図5(a)に示すごとく各ダミーパターン層6を形成したときよりもボンディングパッド8部分における浮遊容量はやや増大するが、ボンディングパッド8の下方にダミーパッド4を有しない従来の半導体装置に比べれば、上層のダミーパッド4と下層のダミーパッド4との間には、厚さがBの第2の層間絶縁膜7が形成されているので、その分、浮遊容量が低減される。
また、本実施形態では、全てのダミーパッド4をアルミ合金等の金属により構成しているが、ダミーパッド4の材料はこれに限定するものではなく、当該半導体装置の製造工程において用いられる導電性を有する材料であれば任意の材料を用いることができ、たとえば、Si基板1上にポリシリコン抵抗や、トランジスタのアクティブ領域を形成する場合には、これらポリシリコン抵抗やトランジスタのアクティブ領域を形成する材料と同じ材料によって、同時に、ダミーパッド4を形成してもよい。
また、各ダミーパッド4の平面視におけるレイアウトは、図6に示すように構成することが望ましい。
図6は、ダミーパターン層6の平面断面視による説明図である。この図6(a)に示すように、ダミーパッド4は、ボンディングパッド8の下方において、第1の層間絶縁膜5中に鹿の子状のドットパターンとなるように配設することが望ましい。
このようにダミーパッド4を配設する場合、各ダミーパッド4同士の間隔が5マイクロメートルよりも広くなるように(ここでは、6マイクロメートル離して)、各ダミーパッド4を配設する。
このようなレイアウトでダミーパッド4を配設することにより、ボンディングパッド8を形成する最上層の第2の層間絶縁膜7の平坦化精度の低下を防止しながら、好適にボンディングパッド8部分の浮遊容量を低減することができる。
また、ボンディングパッド8の面積が図6(a)に示したものに比べて小さい場合や、ボンディングパッド8を形成する最上層の第2の層間絶縁膜7の平坦化精度よりもボンディングパッド8部分の浮遊容量の低減を重視する場合には、図6(b)に示すように、ボンディングパッド8の下方における第1の層間絶縁膜5の四隅及び中央にダミーパッド4を配設するか、若しくは、ボンディングパッド8の下方における第1の層間絶縁膜5の四隅にのみ、又は、ボンディングパッド8の下方における第1の層間絶縁膜5の中央にのみダミーパッド4を配設する。
このようにダミーパッド4を配設すれば、ボンディングパッド8とSi基板1との間において、ダミーパッド4が形成されていない絶縁層の領域をさらに拡張することができるので、ボンディングパッド8部分の浮遊容量をより一層低減させることができる。
また、本実施形態では、ボンディングパッド8とSi基板1との間における絶縁膜を全て酸化シリコン膜により構成したが、この絶縁膜は酸化シリコン膜に限定するものではなく、当該半導体装置の製造工程において形成する絶縁膜であれば、任意の絶縁膜を用いることができ、たとえば、ナイトライド膜を絶縁膜として用いてもよい。
1 Si基板
2 LOCOS酸化膜
3 フィールド酸化膜
4 ダミーパッド
5 第1の層間絶縁膜
6 ダミーパターン層
7 第2の層間絶縁膜
8 ボンディングパッド
9 ナイトライド膜
2 LOCOS酸化膜
3 フィールド酸化膜
4 ダミーパッド
5 第1の層間絶縁膜
6 ダミーパターン層
7 第2の層間絶縁膜
8 ボンディングパッド
9 ナイトライド膜
Claims (6)
- 半導体基板上に複数の絶縁膜から形成される絶縁層を介して形成されたボンディングパッドを有する半導体装置の製造方法において、
前記絶縁層を形成するための複数の絶縁膜形成工程と、
前記絶縁膜の表面を平坦化する平坦化工程と、
前記半導体基板の所定領域に半導体素子の導電部を形成する導電部形成工程と、
前記複数の絶縁膜形成工程のうち、少なくとも一の絶縁膜形成工程後に、前記半導体素子の導電部と同一材料からなるダミーパッドを、前記導電部と同時に、前記ダミーパッドの幅よりも広い間隔を空けてドット状に形成するダミーパッド形成工程と、
前記ダミーパッドの形成後に形成された絶縁膜を、前記平坦化工程により、前記ダミーパッドの厚み分まで平坦化してダミーパターン層を形成する工程と、
前記ダミーパターン層上に、絶縁膜を介して前記ボンディングパッドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ダミーパッド形成工程において、前記ダミーパターン層における前記ダミーパッド同士の間隔を5マイクロメートルよりも長く形成したことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ダミーパッドが複数段積層するように、前記ダミーパターン層を複数層積層して形成する工程を有することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記ダミーパターン層を形成する前記平坦化工程では、CMPにより前記絶縁膜の平坦化を行うことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記ダミーパターン層を形成する前記平坦化工程では、エッチバックにより前記絶縁膜の平坦化を行うことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 半導体基板上に絶縁層を介して形成されたボンディングパッドを有する半導体装置において、
前記ボンディングパッド下方の前記絶縁層の内部に、
前記半導体基板の所定領域に形成された半導体素子の導電部と同一材料からなるダミーパッドが、当該ダミーパッドの幅よりも広い間隔を空けてドット状に形成されてなるダミーパターン層を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007274444A JP2009105167A (ja) | 2007-10-22 | 2007-10-22 | ボンディングパッドを有する半導体装置及び同装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007274444A JP2009105167A (ja) | 2007-10-22 | 2007-10-22 | ボンディングパッドを有する半導体装置及び同装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009105167A true JP2009105167A (ja) | 2009-05-14 |
Family
ID=40706578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007274444A Pending JP2009105167A (ja) | 2007-10-22 | 2007-10-22 | ボンディングパッドを有する半導体装置及び同装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009105167A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019106485A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
-
2007
- 2007-10-22 JP JP2007274444A patent/JP2009105167A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019106485A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
JP7039982B2 (ja) | 2017-12-13 | 2022-03-23 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100869741B1 (ko) | 나선형 인덕터 | |
JP2000228497A (ja) | 半導体集積回路のキャパシタ製造方法 | |
WO2013160976A1 (ja) | 半導体装置およびその製造方法 | |
US9287214B2 (en) | Semiconductor device | |
US6255697B1 (en) | Integrated circuit devices including distributed and isolated dummy conductive regions | |
WO2011135641A1 (ja) | 半導体装置およびその製造方法 | |
JP2020155490A (ja) | 半導体装置 | |
US7897459B2 (en) | Semiconductor device and manufacturing method thereof | |
US9165884B2 (en) | Method for fabricating a semiconductor device with formation of conductive lines | |
US6621117B2 (en) | Semiconductor device having memory cell and peripheral circuitry with dummy electrode | |
KR100679257B1 (ko) | 매립형 커패시터의 제조방법 | |
JP2009105167A (ja) | ボンディングパッドを有する半導体装置及び同装置の製造方法 | |
JP2001176975A (ja) | 半導体装置及びその製造方法 | |
JP2002353303A (ja) | 半導体装置およびその製造方法 | |
JPH1027799A (ja) | 半導体装置及びその製造方法 | |
JP2008124070A (ja) | 半導体装置 | |
JP2008041804A (ja) | 半導体装置及びその製造方法 | |
US20110084394A1 (en) | Semiconductor Structure | |
KR20050070861A (ko) | 반도체 소자의 더미층 및 그 제조방법 | |
JP2006041292A (ja) | インダクタンス素子、半導体装置およびインダクタンス素子の製造方法 | |
KR100734144B1 (ko) | Mim 커패시터 형성 방법 | |
KR101196484B1 (ko) | 저장 구조체의 주변에 충진 패턴을 가지는 반도체 장치 및그의 형성방법 | |
JP5582879B2 (ja) | 半導体装置及びその製造方法 | |
JP2008085102A (ja) | 半導体装置およびその製造方法 | |
KR100691131B1 (ko) | 반도체 소자 및 그 제조 방법 |