JP2002353303A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002353303A JP2002353303A JP2001154442A JP2001154442A JP2002353303A JP 2002353303 A JP2002353303 A JP 2002353303A JP 2001154442 A JP2001154442 A JP 2001154442A JP 2001154442 A JP2001154442 A JP 2001154442A JP 2002353303 A JP2002353303 A JP 2002353303A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- wiring line
- semiconductor device
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
半導体装置、およびその製造方法を提供する。 【解決手段】 回路素子を含む半導体基板11と半導体
基板11の上方に配置された複数の配線ライン層12と
を備え、隣接する2つの配線ライン層12の層間に配置
された絶縁層13と、隣接する2つの配線ライン層12
の配線ライン12aを接続するように絶縁層13を貫通
するプラグ14とを含み、配線ライン12a間には複数
の空気層16が存在している。
Description
その製造方法に関する。
や多層化が著しい。しかし、配線の高密度化や多層化に
ともなって、配線同士の相互作用による電気信号の遅延
が生じることになる。その結果、半導体装置の動作速度
のさらなる向上や消費電力の低減が難しいという問題が
指摘されている。
て、配線容量を低減する方法があり、従来から、配線間
に空気領域を設けたエアーギャップ構造または空中配線
構造が提案されている。
エアーギャップ構造や空中配線構造では、以下の問題が
あり、さらなる改良が求められてきた。
報に開示されているエアーギャップ構造を用いた従来の
半導体装置について、模式的な断面図を図7に示す。こ
の半導体装置では、上層絶縁膜101を形成する際に、
下層絶縁膜102上に形成された配線103の角部に発
生するオーバーハングが重なることによってエアーギャ
ップ104が形成される。しかし、この方法では、形成
されるエアーギャップ104の形状が配線間隔や絶縁膜
の形成装置などによって大きく変化する。このため、こ
の方法では、配線間の誘電率のばらつきが大きくなると
いう問題があった。
示されている空中配線構造を用いた従来の半導体装置に
ついて、模式的な断面図を図8に示す。この半導体装置
では、絶縁膜111と配線層112とポリイミド膜11
3とが積層されており、隣接する配線層112の間に配
置されたポリイミド膜113によってエアーギャップ1
14が形成される。しかし、この方法では、ポリイミド
膜113を配線層112に信頼性よく接着することが困
難であるという問題があった。
開示されている空中配線構造を用いた従来の半導体装置
の製造方法について、製造工程の断面図を図9に示す。
この製造方法では、まず図9(a)に示すように、半導
体基板121上に、プラグ122が形成された仮設絶縁
膜123と、絶縁膜124と、配線層125とをこの順
番で繰り返し積層する。配線層125は、仮設絶縁膜1
25aと仮設絶縁膜125aに埋め込まれた配線ライン
125bとを含む。その後、図9(b)に示すように、
絶縁膜124と仮設絶縁膜123および125aとを貫
通する開口部126を形成する。最後に、図9(c)に
示すように、開口部126を介して、アッシングによっ
て仮設絶縁膜123および仮設絶縁膜125aを除去
し、空中配線構造を形成する。しかし、この方法では、
配線が多層になった場合に、直径が小さく深い開口部1
26を形成することが容易ではない。また、すべての仮
設絶縁膜を除去できるような開口部126を形成するた
めに、配線のレイアウトを特別に設計することが必要と
なることが多い。さらに、この方法で形成される構造で
は、隣接する配線層がプラグ122のみによって支えら
れるため、機械的強度が十分でなかった。
容量が小さく製造が容易で信頼性が高い半導体装置、お
よびその製造方法を提供することを目的とする。
め、本発明の半導体装置は、回路素子を含む半導体基板
と前記半導体基板の上方に配置された複数の配線ライン
層とを備える半導体装置であって、隣接する2つの前記
配線ライン層の層間に配置された絶縁層と、隣接する2
つの前記配線ライン層の配線ラインを接続するように前
記絶縁層を貫通するプラグとを含み、前記配線ライン間
には複数の空気層が存在していることを特徴とする。上
記半導体装置では、配線ライン間に空気層が形成されて
いるため、配線容量を小さくできる。また、上記半導体
装置は、本発明の製造方法で容易に製造できる。また、
上記半導体装置は、配線ライン層の層間に絶縁層が形成
されているため、信頼性が高い。
面絶縁層と前記表面絶縁層上に形成された金属パッドと
をさらに備え、前記金属パッドは前記配線ラインに電気
的に接続され、前記表面絶縁層に隣接する前記絶縁層と
前記表面絶縁層との間であって前記金属パッドの下方に
位置する部分が、絶縁物および前記配線ラインから選ば
れる少なくとも1つで充填されていてもよい。上記構成
によれば、ワイヤーボンディングを行う際に、金属パッ
ドの下層の配線ライン層がダメージを受けることを防止
できるため、信頼性が特に高い半導体装置が得られる。
からなるものでもよい。上記構成によれば、配線抵抗を
低減でき、動作速度が高く消費電力が小さい半導体装置
を実現できる。
回路素子を含む半導体基板上に、配線ラインと前記配線
ライン間を充填するように配置された第1の絶縁物とを
備える配線層を形成する第1の工程と、前記絶縁物に到
達する貫通孔と前記配線ラインに到達するビアホールと
が形成された絶縁層を前記配線層上に形成する第2の工
程と、少なくとも前記ビアホール上に溝が形成された仮
設絶縁層を、前記絶縁層上および前記貫通孔内に形成す
る第3の工程と、前記ビアホールおよび前記溝に金属を
充填することによって、上層の配線ラインと前記上層の
配線ラインおよび前記プラグの間を充填するように配置
された第2の絶縁物とを備える上層の配線層、および、
前記配線ラインを層間で接続するプラグを形成する第4
の工程と、前記第2の絶縁物に到達する貫通孔を備える
表面絶縁層を、前記上層の配線層上に形成する第5の工
程と、前記貫通孔を介して前記第1および第2の絶縁物
を除去する第6の工程とを備える。上記半導体装置の製
造方法によれば、配線容量が小さく製造が容易で信頼性
が高い半導体装置を製造できる。
に、前記第2、第3、および第4の工程をこの順序で複
数回繰り返してもよい。上記構成によれば、多層の配線
層を備える半導体装置を製造できる。
絶縁物が、アモルファスカーボン、ポリイミド、または
ポリアリルエーテルであってもよい。上記構成によれ
ば、第6の工程において第1および第2の絶縁物を容易
に除去できる。
らなるものでもよい。
に、前記表面絶縁層上に金属パッドを形成する工程をさ
らに備え、前記表面絶縁層を形成する直前の前記第4の
工程は、前記金属パッドの下方に位置する部分の全面に
環状に閉じた配線ラインを形成する工程と前記閉じた配
線ライン内に前記第2の絶縁物を充填する工程とを含
み、前記第5の工程において、前記閉じた配線ライン内
の上方に位置する前記表面絶縁層には貫通孔を形成しな
いものでもよい。
に、前記表面絶縁層上に金属パッドを形成する工程をさ
らに備え、前記表面絶縁層を形成する直前の前記第4の
工程において、前記金属パッドの下方に位置する部分の
全面に金属膜を形成してもよい。
て図面を参照しながら説明する。
半導体装置について一例を説明する。実施形態1の半導
体装置10について、一部断面図を図1に示す。図1を
参照して、半導体装置10は、半導体基板11と、半導
体基板11の上方に配置された複数の配線ライン層12
と、貫通孔13aが形成された絶縁層13と、プラグ1
4と、表面絶縁層15とを含む。各層の厚さに特に限定
はないが、配線ライン層12の厚さは、たとえば0.1
μm〜2.0μmであり、絶縁層13の厚さは、たとえ
ば0.1μm〜2.0μmであり、表面絶縁層15の厚
さは、たとえば0.1μm〜2.0μmである。
抗、コンデンサなどの回路素子(図示せず)が形成され
ている。半導体基板11には、一般的な半導体基板を用
いることができ、たとえば、Si基板やGaAs基板を
用いることができる。
含む。配線ライン12aは、銅やアルミニウムからな
る。配線ライン層12の層数は、半導体装置によって異
なるが、たとえば、2層〜10層程度である。配線ライ
ン12a間には複数の空気層16が存在し、これらの空
気層16は貫通孔13aによって接続されている。空気
層16は、以下の実施形態で説明するように、貫通孔1
3aを介して第1の絶縁物31および第2の絶縁物34
(図3および4参照)を除去することによって形成され
る。
層12の層間に配置されている。絶縁層13の一部に
は、隣接する2つの配線ライン層12の配線ライン12
aを層間で接続するためのプラグ14が形成されてい
る。絶縁層13はアッシングによって除去されにくい材
料を用いて形成でき、たとえば、SiNやSiCからな
る。プラグ14は、たとえば、銅やアルミニウムからな
り、一般的には配線ライン12aと同じ金属からなる。
形成された絶縁層である。表面絶縁層15は、絶縁層1
3と同様の材料で形成できる。表面絶縁層15の一部に
は、貫通孔15aが形成されている。
対して高いエッチング選択比を有する材料からなり、た
とえば、SiO2、SiN、またはSiCからなる。
12内において、配線ライン12a間に空気層16が形
成されているため、配線容量を小さくできる。なお、半
導体装置10では、以下で説明する金属パッドの下方に
位置する部分を除いて、配線ライン12a間のすべての
領域が空気層16になっていることが好ましい。
の配線ライン層12が、絶縁層13によって支持されて
いる。したがって、図9に示した従来の半導体装置とは
異なり、機械的強度が高い半導体装置が得られる。
31および第2の絶縁物34(図3および図4参照)を
除去するための貫通孔13aおよび15aを、絶縁層ご
とに異なる場所に形成してもよいため、製造が容易であ
る。
上に形成された金属パッドをさらに備えてもよい。金属
パッド18を備える半導体装置10aおよび10bにつ
いて、表面絶縁層15付近の一部断面図を図2(a)お
よび(b)にそれぞれ示す。
行うためのパッドであり、配線ライン12aに電気的に
接続されている。半導体装置が金属パッド18を備える
場合には、半導体装置10aおよび10bに示すよう
に、表面絶縁層15に隣接する絶縁層13と表面絶縁層
15との間であって、金属パッド18の下方に位置する
部分が、絶縁物および配線ライン12a(必要に応じて
さらにハードマスク)から選ばれる少なくとも1つで充
填されていることが好ましい。たとえば、半導体装置1
0aでは、金属パッド18の下方に位置する部分の全面
に配線ライン12aが形成されている。この部分の配線
ライン12aは、連続する金属膜の状態になっており、
金属パッド18以上の面積を有する。また、半導体装置
10bでは、金属パッド18の下方に位置する部分に、
環状に閉じた配線ライン61(図6(d)参照)が形成
され、この閉じた配線ライン12a内には絶縁物21が
充填されている。閉じた配線ライン12a内に充填され
る絶縁物21は、以下の実施形態で説明する第2の絶縁
物34と同様の材料で形成でき、具体的には、たとえ
ば、アモルファスカーボン、ポリイミド、またはポリア
リルエーテルで形成できる。
ワイヤボンディングの際に配線ライン層にダメージが生
じることを防止できるため、信頼性が特に高い半導体装
置が得られる。
ライン12aと接続されていない擬似的な配線ラインを
形成して機械的強度を高めてもよい。
半導体装置の製造方法について一例を説明する。なお、
実施形態1で説明した部分と同様の部分については、同
一の符号を付して重複する説明を省略する。
の一部断面図を図3に示す。この製造方法では、まず、
図3(a)に示すように、回路素子(図示せず)を含む
半導体基板11上に、配線ライン12aと、配線ライン
12a間を充填するように配置された第1の絶縁物31
とを備える配線層32を形成する(第1の工程)。第1
の絶縁物31は、のちの工程で除去が可能な材料からな
り、たとえば、酸素プラズマアッシングで除去が可能
な、有機物または炭素系材料を用いることができる。具
体的には、アモルファスカーボン、ポリイミド、または
ポリアリルエーテルを用いることができる。第1の絶縁
物31がアモルファスカーボンからなる場合にはCVD
法などによって形成でき、ポリイミドまたはポリアリル
エーテルからなる場合には前駆体溶液の塗布と熱硬化と
によって形成できる。配線層32の形成方法を図5に示
す。
に示すように、半導体基板11上に第1の絶縁物31か
らなる層を形成し、第1の絶縁物31上にハードマスク
17を形成する。ハードマスク17は、第1の絶縁物3
1に対して高いエッチング選択比を有する材料からな
り、たとえば、SiO2、SiN、またはSiCからな
る。次に、図5(b)に示すように、ハードマスク17
を用いて第1の絶縁物31の一部をエッチングする。次
に、図5(c)に示すように、金属層51を形成する。
次に、図5(d)に示すように、ハードマスク17上の
金属層51を除去して配線ライン12aを形成すること
によって配線層32が形成される。金属層51の除去
は、たとえば、化学的機械的研磨法(Chemical
Mechanical Polishing。以下、
CMPという場合がある)によって行うことができる。
ち、図3(b)に示すように、第1の絶縁物31に到達
する貫通孔13aと配線ライン12aに到達するビアホ
ール13bとが形成された絶縁層13を、配線層32上
に形成する(第2の工程)。絶縁層13は、たとえば、
のちの工程で第1の絶縁物31および第2の絶縁物34
を除去する際にエッチングされにくい材料からなる。具
体的には、たとえば、SiN、SiO2またはSiCか
らなる。絶縁層13は、たとえばCVD法で形成でき
る。ビアホール13bは、のちの工程でプラグ14が形
成される位置に形成される。貫通孔13aは、のちの工
程で上層の配線ライン12aが形成される部分、すなわ
ち溝34aが形成される部分には形成しない。貫通孔1
3aおよびビアホール13bは、リソグラフィーおよび
エッチングによって形成できる。
もビアホール13b上に溝34aが形成された、第2の
絶縁物34からなる仮設絶縁層33を絶縁層13上およ
び貫通孔13a内に形成する(第3の工程)。第2の絶
縁物34には、第1の絶縁物31で説明した材料を用い
ることができる。溝34aは、ハードマスク17を用い
たエッチングによって形成できる。
ル13bおよび溝34aに金属を充填することによっ
て、上層の配線ライン12aと上層の配線ライン12a
およびプラグ14の間を充填するように配置された第2
の絶縁物34とを備える上層の配線層35、および、下
層の配線ライン12aと下層の配線ライン12aとを層
間で接続するプラグ14を形成する(第4の工程)。上
層の配線ライン12aおよびビアプラグ14はデュアル
ダマシン法で形成でき、具体的には図5(c)および
(d)と同様の工程で形成できる。
を複数回繰り返すことによって、図4(e)に示すよう
に複数の配線層35を形成する。そして、図4(e)に
示すように、第2の絶縁物34に到達する貫通孔15a
を備える表面絶縁層15を形成する(第5の工程)。表
面絶縁層15は、第1の絶縁物31および第2の絶縁物
34を除去する際にエッチングされにくい材料からな
り、絶縁層13と同様の材料で形成できる。
13aおよび15aを介して第1の絶縁物31および第
2の絶縁物34を除去する(第6の工程)。第1の絶縁
物31および第2の絶縁物34が有機物または炭素系材
料からなる場合には、酸素プラズマアッシングによって
両者を除去できる。第1の絶縁物31および第2の絶縁
物34が除去された部分は空気層16となる。このよう
にして、実施形態1で説明した半導体装置10を製造で
きる。
造する場合には、金属パッド18に隣接する配線ライン
層12、すなわち最上層の配線ライン層12において、
金属パッド18の下方の位置の全面に配線ライン12a
を形成すればよい。また、図2に示した半導体装置10
bを製造する場合には、図6に示すように製造できる。
図6(e)〜(h)はそれに対応する上面図である。ま
ず、図6(a)および(d)に示すように、絶縁層13
上に、ダマシン法によって配線層35を形成する。具体
的には、環状の配線ライン61を含む配線ライン12a
を形成し、環状に閉じた配線ライン61の内部および配
線ライン12a間を、第2の絶縁物34で充填する。次
に、図6(b)および(e)に示すように、配線層35
上に、貫通孔15aが形成された表面絶縁層15を形成
する。このとき、閉じた配線ライン61内の上方には、
貫通孔15aを形成しない。次に、図6(c)および
(f)に示すように、配線ライン12aに電気的に接続
された金属パッド18を形成する。最後に、図6(d)
および(g)に示すように、第1の絶縁物31および第
2の絶縁物34を除去することによって半導体装置10
bが完成する。このとき、閉じた配線ライン61の上方
には貫通孔15aが形成されていないため、閉じた配線
ライン61内の第2の絶縁物34は除去されずに残る。
形態1で説明した半導体装置10を容易に製造できる。
この製造方法では、貫通孔を形成する位置についての制
限が少ないため設計が容易である。また、図9に示した
方法とは異なり、深い開口部を形成する必要がないた
め、製造が容易である。さらに、上記製造方法では、デ
ュアルダマシン工程を用いることができるため、多層配
線を備える半導体装置を従来の製造方法よりも容易に形
成できる。
げて説明したが、本発明は、上記実施の形態に限定され
ず本発明の技術的思想に基づき他の実施形態に適用する
ことができる。
置によれば、配線容量が小さく製造が容易で信頼性が高
い半導体装置が得られる。
れば、配線容量が小さく製造が容易で信頼性が高い半導
体装置を製造できる。
断面図である。
および(b)その他の一例を示す一部断面図である。
を示す工程図である。
の工程を示す工程図である。
の工程を示す工程図である。
である。
面図である。
示す工程図である。
Claims (9)
- 【請求項1】 回路素子を含む半導体基板と前記半導体
基板の上方に配置された複数の配線ライン層とを備える
半導体装置であって、 隣接する2つの前記配線ライン層の層間に配置された絶
縁層と、隣接する2つの前記配線ライン層の配線ライン
を接続するように前記絶縁層を貫通するプラグとを含
み、 前記配線ライン間には複数の空気層が存在していること
を特徴とする半導体装置。 - 【請求項2】 表面に配置された表面絶縁層と前記表面
絶縁層上に形成された金属パッドとをさらに備え、 前記金属パッドは前記配線ラインに電気的に接続され、 前記表面絶縁層に隣接する前記絶縁層と前記表面絶縁層
との間であって前記金属パッドの下方に位置する部分
が、絶縁物および前記配線ラインから選ばれる少なくと
も1つで充填されている請求項1に記載の半導体装置。 - 【請求項3】 前記配線ラインが銅からなる請求項1ま
たは2に記載の半導体装置。 - 【請求項4】 回路素子を含む半導体基板上に、配線ラ
インと前記配線ライン間を充填するように配置された第
1の絶縁物とを備える配線層を形成する第1の工程と、 前記絶縁物に到達する貫通孔と前記配線ラインに到達す
るビアホールとが形成された絶縁層を前記配線層上に形
成する第2の工程と、 少なくとも前記ビアホール上に溝が形成された仮設絶縁
層を、前記絶縁層上および前記貫通孔内に形成する第3
の工程と、 前記ビアホールおよび前記溝に金属を充填することによ
って、上層の配線ラインと前記上層の配線ラインおよび
前記プラグの間を充填するように配置された第2の絶縁
物とを備える上層の配線層、および、前記配線ラインを
層間で接続するプラグを形成する第4の工程と、 前記第2の絶縁物に到達する貫通孔を備える表面絶縁層
を、前記上層の配線層上に形成する第5の工程と、 前記貫通孔を介して前記第1および第2の絶縁物を除去
する第6の工程とを備える半導体装置の製造方法。 - 【請求項5】 前記第5の工程の前に、前記第2、第
3、および第4の工程をこの順序で複数回繰り返す請求
項4に記載の半導体装置の製造方法。 - 【請求項6】 前記第1および第2の絶縁物が、アモル
ファスカーボン、ポリイミド、またはポリアリルエーテ
ルである請求項4または5に記載の半導体装置の製造方
法。 - 【請求項7】 前記配線ラインが銅からなる請求項4な
いし6のいずれかに記載の半導体装置の製造方法。 - 【請求項8】 前記第5の工程ののちに、前記表面絶縁
層上に金属パッドを形成する工程をさらに備え、 前記表面絶縁層を形成する直前の前記第4の工程は、前
記金属パッドの下方に位置する部分の全面に環状に閉じ
た配線ラインを形成する工程と前記閉じた配線ライン内
に前記第2の絶縁物を充填する工程とを含み、 前記第5の工程において、前記閉じた配線ライン内の上
方に位置する前記表面絶縁層には貫通孔を形成しない請
求項4ないし7のいずれかに記載の半導体装置の製造方
法。 - 【請求項9】 前記第5の工程ののちに、前記表面絶縁
層上に金属パッドを形成する工程をさらに備え、 前記表面絶縁層を形成する直前の前記第4の工程におい
て、前記金属パッドの下方に位置する部分の全面に金属
膜を形成する請求項4ないし7のいずれかに記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001154442A JP4436989B2 (ja) | 2001-05-23 | 2001-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001154442A JP4436989B2 (ja) | 2001-05-23 | 2001-05-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002353303A true JP2002353303A (ja) | 2002-12-06 |
JP4436989B2 JP4436989B2 (ja) | 2010-03-24 |
Family
ID=18998783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001154442A Expired - Fee Related JP4436989B2 (ja) | 2001-05-23 | 2001-05-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4436989B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019508A (ja) * | 2005-07-08 | 2007-01-25 | Stmicroelectronics (Crolles 2) Sas | 相互接続配線内における複数のエアギャップの横方向分布の制御 |
JP2007305986A (ja) * | 2006-05-08 | 2007-11-22 | Internatl Business Mach Corp <Ibm> | 固体及び気体誘電体の組み合わせによって離間された相互接続した導電性配線及びビアを含む多層相互接続構造を形成する方法、及び、空隙を含む複数レベルの相互接続構造(空隙を含む多層相互接続構造及びその製造方法) |
WO2009104233A1 (ja) * | 2008-02-18 | 2009-08-27 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US7786589B2 (en) | 2006-12-06 | 2010-08-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
JPWO2015079648A1 (ja) * | 2013-11-29 | 2017-03-16 | パナソニックIpマネジメント株式会社 | 半導体装置 |
WO2018037667A1 (ja) * | 2016-08-25 | 2018-03-01 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置、および半導体装置の製造方法 |
WO2019135333A1 (ja) * | 2018-01-05 | 2019-07-11 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
-
2001
- 2001-05-23 JP JP2001154442A patent/JP4436989B2/ja not_active Expired - Fee Related
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019508A (ja) * | 2005-07-08 | 2007-01-25 | Stmicroelectronics (Crolles 2) Sas | 相互接続配線内における複数のエアギャップの横方向分布の制御 |
JP2007305986A (ja) * | 2006-05-08 | 2007-11-22 | Internatl Business Mach Corp <Ibm> | 固体及び気体誘電体の組み合わせによって離間された相互接続した導電性配線及びビアを含む多層相互接続構造を形成する方法、及び、空隙を含む複数レベルの相互接続構造(空隙を含む多層相互接続構造及びその製造方法) |
US7786589B2 (en) | 2006-12-06 | 2010-08-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing semiconductor device |
WO2009104233A1 (ja) * | 2008-02-18 | 2009-08-27 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JPWO2015079648A1 (ja) * | 2013-11-29 | 2017-03-16 | パナソニックIpマネジメント株式会社 | 半導体装置 |
JPWO2018037667A1 (ja) * | 2016-08-25 | 2019-06-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置、および半導体装置の製造方法 |
WO2018037667A1 (ja) * | 2016-08-25 | 2018-03-01 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、撮像装置、および半導体装置の製造方法 |
US10910416B2 (en) | 2016-08-25 | 2021-02-02 | Sony Semiconductor Solutions Corporation | Semiconductor device, image pickup device, and method for manufacturing semiconductor device |
US20210118922A1 (en) * | 2016-08-25 | 2021-04-22 | Sony Semiconductor Solutions Corporation | Semiconductor device, image pickup device, and method for manufacturing semiconductor device |
US11621283B2 (en) | 2016-08-25 | 2023-04-04 | Sony Semiconductor Solutions Corporation | Semiconductor device, image pickup device, and method for manufacturing semiconductor device |
WO2019135333A1 (ja) * | 2018-01-05 | 2019-07-11 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
CN111542917A (zh) * | 2018-01-05 | 2020-08-14 | 索尼半导体解决方案公司 | 半导体装置 |
JPWO2019135333A1 (ja) * | 2018-01-05 | 2020-12-17 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
US11271027B2 (en) | 2018-01-05 | 2022-03-08 | Sony Semiconductor Solutions Corporation | Semiconductor device |
JP7143329B2 (ja) | 2018-01-05 | 2022-09-28 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4436989B2 (ja) | 2010-03-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4844391B2 (ja) | 半導体装置並びに配線基板及びその製造方法 | |
WO2010109746A1 (ja) | 半導体装置及びその製造方法 | |
JP2003282573A (ja) | 半導体装置のボンディングパッド構造とその製造法 | |
KR102423309B1 (ko) | 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 | |
US7796372B2 (en) | Manufacture of 3 dimensional MIM capacitors in the last metal level of an integrated circuit | |
KR20010067071A (ko) | 공기 유전체 형성용 반-희생 다이어몬드 | |
JP4436989B2 (ja) | 半導体装置の製造方法 | |
JP3575448B2 (ja) | 半導体装置 | |
JP2011253898A (ja) | 半導体装置及び製造方法 | |
US8247289B2 (en) | Capacitor and manufacturing method thereof | |
KR100679257B1 (ko) | 매립형 커패시터의 제조방법 | |
JP2004079924A (ja) | 半導体装置 | |
KR20140134132A (ko) | 반도체 소자 및 그 형성 방법 | |
US8722527B2 (en) | Integrated circuit manufacturing method and integrated circuit | |
KR100720518B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP2002353304A (ja) | 半導体装置、及びその製造方法 | |
JP2757665B2 (ja) | 半導体装置 | |
JP2004235586A (ja) | 半導体装置 | |
JP5582879B2 (ja) | 半導体装置及びその製造方法 | |
US20070145599A1 (en) | Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same | |
JPH1197530A (ja) | 半導体装置およびその製造方法 | |
JP2006114723A (ja) | 半導体装置及びその製造方法 | |
KR100674897B1 (ko) | 저유전율 막을 층간 절연막으로 사용한 반도체 소자 및 그형성 방법 | |
JPH0758204A (ja) | 半導体装置の製造方法 | |
KR101037420B1 (ko) | 반도체 소자의 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090917 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090924 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091113 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091210 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100104 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |