JP5259054B2 - 容量セル、および容量 - Google Patents

Description

本発明は、多層配線を利用して容量素子を構成する際の容量セル、および容量に関するものであり、特に、半導体装置上の未配線領域に有効に容量素子を配置することが可能な容量セル、および容量に関するものである。

電源ノイズの除去用として備えられるデカップリング容量等の容量素子は、半導体装置の内部に構成する場合、ＭＯＳトランジスタのゲート酸化膜を利用して構成されてきた。しかしながら、近年、プロセステクノロジーの微細化により、ゲートリーク電流の影響が無視できなくなってきている。ゲート酸化膜を利用する容量素子によりデカップリング容量を構成する場合、スタンバイ電流の増大は避けられないのが実情である。

そこで、微細プロセスにおいては、ゲート酸化膜を利用する容量素子に代えて、一対の配線層と配線層に挟まれリーク電流の少ない層間絶縁膜とにより構成される容量素子が種々提案されている。以下にあげる、特許文献１、および２がその一例である。

特許文献１に開示されている多層配線装置では、同一方向にピッチ配列された複数の配線の、そのピッチ配列の方向が互いに交差するように積層された複数の配線層を有し、これらの配線層を、複数のコンタクト部を介して縦方向に接続する。隣り合う配線におのおの異なる第１、第２の電位が供給されて容量素子が構成される。また、コンタクト部の削除により第１、第２の電位の供給をはずすことで、容量配線領域にクロスさせて信号線を通すことができる。

特許文献２に開示されている半導体装置では、相互に積層された複数層の配線層を有し、各配線層は、層間絶縁膜と、この層間絶縁膜に埋め込まれ相互に離隔する第１及び第２の電極と、第１の電極とその上層又は下層に設けられた配線層の第１の電極とを相互に接続する第１のビアと、第２の電極とその上層又は下層に設けられた配線層の第２の電極とを相互に接続する第２のビアと、を有し、第１の電極及び第１のビアが第１の端子に接続され、第２の電極及び第２のビアが第２の端子に接続され、第１の電極及び第１のビアと第２の電極及び第２のビアとの間でキャパシタが形成される。

また、その他の関連技術として特許文献３がある。

特開２００３−２４９５５９号公報 特開２００４−２４１７６２号公報 特開２００１−１７７０５６号公報

特許文献１においては、必要に応じて、容量配線領域にクロスさせて信号線を通すことはできるものではある。しかしながら、同一方向にピッチ配列された複数の配線の、そのピッチ配列の方向が互いに交差するように積層された複数の配線層を備えて、信号配線領域とは別に容量配線領域を確保する必要があり、信号配線により生ずる空き領域を有効に活用して容量素子を構成するという思想は開示されていない。容量素子のために大きな配線領域を確保しなければならず、信号線を配線する際の制約になるおそれがある。また、信号線が配線される信号配線領域内の空き領域を容量素子に割り当てることができない場合があり高集積化に対する制約となるおそれがあり問題である。

また、特許文献２では、第１および第２の電極を第１および第２のビアを介して縦積構造とすることにより、キャパシタにおける単位面積当たりの容量値を増大させるものではある。しかしながら、単位面積当たりの容量値を増大させたキャパシタを平面方向に展開する構成についてはなんら開示がない。信号配線の配置の結果、未配線領域として残存するさまざまな形状の空き領域を有効に活用するため、同領域にキャパシタを配置する場合に、未配線領域の形状に合せてキャパシタの形状を設計する必要があり煩雑である。

本発明は前記背景技術に鑑みなされたものであり、リーク電流の少ない層間絶縁膜を挟む配線層を電極層とする容量素子を、配置上の未使用領域の形状に応じて配置することが可能な容量セル、および容量を提供することを目的とする。

前記目的を達成するために、本発明に係る容量セルは、第一の配線層に形成され、交差する第一配線と第二配線からなる第一電極と、第一の配線層に隣接する第二の配線層に形成され、交差する第三配線と第四配線からなる第二電極と、第一の配線層に形成され、第一、第二の配線層間を接続するための第一ビアコンタクト層を介して第三、第四配線の交差領域と接続される第一ビア接続部と、第二の配線層に形成され、第一ビアコンタクト層を介して第一、第二配線の交差領域と接続される第二ビア接続部とを備え、第三、第四配線の交差領域と第一、第二配線の交差領域、および第一ビア接続部と第二ビア接続部とは、おのおの対角上に位置され、第一ビア接続部と第一、第二配線との間、および第二ビア接続部と第三、第四配線との間は第一配線間隔だけ離間し、第一、第二配線は、第一、第二の配線層の積層面と直交する方向の第二電極の配線方向外方の端面、および第一、第二の配線層の積層面と直交する方向の第一電極の配線方向外方の端面から、第一配線間隔の半分の長さだけ外方に突出して形成され、第三、第四配線は、第一、第二の配線層の積層面と直交する方向の第一電極の配線方向外方の端面、および第一、第二の配線層の積層面と直交する方向の第二電極の配線方向外方の端面から、第一配線間隔の半分の長さだけ外方に突出して形成されることを特徴とする。

これにより、容量セルをいずれの端面においても互いに連結することができ、容量セルの単位で、素子サイズや容量値等が増減可能な容量素子を構成することができる。

容量セルの大きさを信号配線の後に残存する未配線領域に配置可能な大きさに設定してやれば、信号配線により生ずる未配線領域の大きさや、未配線領域における上下方向および平面方向の形状に関わらず、容量セルを必要に応じて連結して容量素子を構成することができる。信号が配線されていない空き領域を有効に活用して容量素子を配置することができる。信号配線領域とは別に容量配線領域を確保することは不要であり、容量素子を配置する際に高集積化に資するところ大である。

本発明によれば、リーク電流の少ない層間絶縁膜を挟む配線層を電極とする容量素子を、配置上の未使用領域の大きさに応じて配置することが可能となる。

以下、本発明の容量セル、半導体装置、および容量素子の配置方法について具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。

図１は、半導体装置１の配線のレイアウトを示す概念図である。半導体装置１に回路ブロック１１乃至１４が配置されるものとして、回路ブロック１１乃至１４間を信号配線で結線した様子を示している。

半導体装置１に配置される個々の回路ブロック１１乃至１４に入出力される信号の種類や信号数、または／および回路ブロック１１乃至１４における信号の接続端子位置は、回路ブロック１１乃至１４に応じて変わるものである。また、回路ブロック１１乃至１４の配置位置に応じて信号配線のレイアウトも異なるものとなる。

信号配線は、回路ブロック１１乃至１４間にある領域にレイアウトされることとなるが、回路ブロック１１乃至１４の回路構成や信号配線の接続端子位置は回路ブロックごとに固有であり、半導体装置１における回路ブロック１１乃至１４のレイアウト位置も選択可能である。このため、配置された回路ブロック１１乃至１４間を結線する信号配線のレイアウトは、配置された回路ブロック１１乃至１４とその配置位置に大きく依存することとなる。回路ブロック間の領域において、信号配線の密なる領域と粗なる領域とが混在することとなる。更に言えば、必要となる信号配線の結線位置に応じて、回路ブロック間の領域内に信号配線がレイアウトされていない未配線領域Ｘが点在することとなる。未配線領域Ｘは、信号配線のレイアウトに応じて無作為の位置に点在して存在し、各々の未配線領域Ｘの大きさも異なったものとなる。

ここで、未配線領域Ｘとは、信号配線が存在せず積層される配線層が信号配線としては未使用である領域のほか、一部の配線層を信号配線として使用しているものの、積層される配線層のうち連続する２層以上の配線層が信号配線としては未使用である領域を含むものとする。これにより、信号配線としては未使用であって隣接して積層される配線層を対として容量素子を構成することができる。

図２および図３に、実施形態の容量セル２１を示す。図２に斜視図を示し、図３に平面図を示す。図３の平面図においては、レイアウト上のデザインルールを示す。

容量セル２１は、多層に積層される金属配線層のうち隣接して積層される配線層Ｍａ、Ｍｂを１対の電極層Ｔ１、Ｔ２として構成されている。各電極層Ｔ１、Ｔ２は、対応する配線層Ｍａ、Ｍｂが平面方向を区画する４つの横端面Ｘ１、Ｘ２、Ｙ１、Ｙ２のうち、対向する横端面Ｘ１、Ｘ２、および横端面Ｙ１、Ｙ２の各々に直交して、線幅Ａで配線されている。この場合、配線層Ｍａ、Ｍｂは、線間の間隔として配線間隔Ｂを保ち、対向する横端面Ｘ１、Ｘ２、および横端面Ｙ１、Ｙ２に直交して配線される配線層Ｍａ、Ｍｂの交差領域が、図３に示す平面視において対角線上に位置して配線されている。電極層Ｔ１、Ｔ２の横端面Ｘ１、Ｘ２、Ｙ１、Ｙ２への接面が第２接続端子Ｔ１２、Ｔ２２である。容量セル２１では、第２接続端子Ｔ１２、Ｔ２２の配置位置を３次元座標で指定すると、第２接続端子Ｔ１２、Ｔ２２の各々は、対向する横端面Ｘ１、Ｘ２、およびＹ１、Ｙ２ごとに、同一平面座標に配置されている。また各電極層Ｔ１、Ｔ２に直接に接続されている。

直交して配線される配線層Ｍａ、Ｍｂの各々の交差領域には、縦方向経路を構成する線幅Ｄの第１ビアコンタクト層Ｖ１および第２ビアコンタクト層Ｖ２が接続される。ビアコンタクト層と配線層との接続点において、第１および第２ビアコンタクト層Ｖ１、Ｖ２から配線層Ｍａ、Ｍｂの端部までの接続余裕距離は線幅Ｃである。

第１ビアコンタクト層Ｖ１は、配線層Ｍａと配線層Ｍｂとを接続するビアコンタクト層である。配線層Ｍａ、Ｍｂから、対をなす配線層Ｍｂ、Ｍａに向かって備えられ、配線層Ｍｂ、Ｍａで構成されるビア接続層ＶＣｂ、ＶＣａに接続される。ビア接続層ＶＣａ、ＶＣｂも配線層Ｍａ、Ｍｂで構成されるので、線幅Ａの線幅を有し、接続点において、第１ビアコンタクト層Ｖ１から端部までの接続余裕距離は線幅Ｃで構成される。

第２ビアコンタクト層Ｖ２は、配線層Ｍａから下端面Ｚ１を越え、配線層Ｍｂから上端面Ｚ２を越えて、容量セル２１の外方にある配線層（不図示）に接続する際のビアコンタクト層である。容量セル２１に備えられている第２ビアコンタクト層Ｖ２は、上下方向に容量セル２１が連結されることから、配線層間の層間距離の略１／２の長さを有して第１接続端子Ｔ１１、Ｔ２１に接続されている。電極層Ｔ１およびビア接続層ＶＣａを構成する配線層Ｍａから下端面Ｚ１に直交して下方に備えられ、また電極層Ｔ２およびビア接続層ＶＣｂを構成する配線層Ｍｂから上端面Ｚ２に直交して上方に備えられる。接続点において、第２ビアコンタクト層Ｖ２からビア接続層ＶＣａ、ＶＣｂの端部までの接続余裕距離は線幅Ｃである。第２ビアコンタクト層Ｖ２の下端面Ｚ１および上端面Ｚ２への接面が第１接続端子Ｔ１１、Ｔ２１である。容量セル２１では、第１接続端子Ｔ１１、Ｔ２１の配置位置を３次元座標で指定すると、第１接続端子Ｔ１１、Ｔ２１の各々は、対向する下端面Ｚ１および上端面Ｚ２で、同一座標に配置されている。また、第２ビアコンタクト層Ｖ２は第１ビアコンタクト層Ｖ１と平面視で同じ位置に配置されている。第１ビアコンタクト層Ｖ１と同様にビア接続層ＶＣａ、ＶＣｂに接続されるためである。

なお、図３に示すように、配線層Ｍａ、Ｍｂから各横端面Ｘ１，Ｘ２，Ｙ１，Ｙ２までの距離は、配線間隔Ｂの略半分である。これにより、横端面Ｘ１、Ｘ２、Ｙ１、Ｙ２で容量セル２１を連結する場合に、配線層Ｍａ、Ｍｂの線間距離が配線間隔Ｂとなる。

ここで、線幅Ａ、Ｃ，Ｄ、および配線間隔Ｂについては、各々の配線層Ｍａ、Ｍｂ、第１および第２ビアコンタクト層Ｖ１、Ｖ２に対して定められているデザインルールに従って決定される。配線層間で同じデザインルールが適用される場合には、許容される最小値で構成することで最小サイズの容量セル２１を構成することができる。最小許容値で構成することにより、容量セルの占有面積が低減され未配線領域Ｘに効率よく配置することができると共に、単位面積あたりの容量値の増大を図ることができる。残存する未配線領域Ｘに有効に配置して、小さな占有面積で大きな容量値を有する容量素子を構成することができる。

また、配線層間でデザインルールが異なる場合には、図４に示すように、配線層ごとの許容最小サイズのうち最大値で構成することにより、デザインルールの異なる配線層間に対しても、ビアコンタクト層Ｖ３４、Ｖ４５、Ｖ５６、Ｖ６７、Ｖ７８、Ｖ８９の配置位置を合わせることができる。積層される多層配線層の深さ方向に対して同じ平面状の面積を有して容量セルを接続することができる。

図４について説明する。最下層の金属配線層Ｍ４、Ｍ５およびビアコンタクト層Ｖ３４、Ｖ４５は、レイアウトの際のデザインルールが最小の許容値まで許されている。その上に積層される金属配線層Ｍ６、Ｍ７およびビアコンタクト層Ｖ５６、Ｖ６７は、最下層に比して大きな最小許容値を有するデザインルールでレイアウトすることが許されている。更に上層の金属配線層Ｍ８、Ｍ９およびビアコンタクト層Ｖ７８、Ｖ８９については、更に大きな最小許容値のデザインルールが許されている。各々隣接する２層の金属配線層で容量セルを構成する場合、各々の層で最小許容値のデザインルールを使用してレイアウトしてしまうと、最小許容値が異なる層間で第１接続端子のピッチが合わず、容量セルを縦方向に連結することはできない（図４中、（Ａ）の場合）。そこで、最小許容値を、容量素子として使用する可能性がある最上層のデザインルールで統一してやれば、層間の第１接続端子のピッチを統一することができ、容量セルを縦方向で直結することができる（図４中、（Ｂ）の場合）。

また、図４では、隣接する２層の金属配線層ごとに許容最小値のデザインルールが異なる場合を例にとり説明したが、隣接する４層以上の金属配線層において同一のデザインルールが適用される場合がある。２対以上の容量セルを構成することができる複数層の金属配線層で、同一のデザインルールが適用される場合である。この場合には、同一のデザインルールを有する金属配線層でグループ化し、グループごとに対応するデザインルールに適合した最小許容値で容量セルを構成することも考えられる。

図５は、容量セル２１の連結を示す図である。容量セル２１は、電極層Ｔ１、Ｔ２ごとに、対向する端面で同一の平面座標に第１接続端子Ｔ１１、Ｔ２１および第２接続端子Ｔ１２、Ｔ２２が配置されているので、２つの容量セル２１を同じ向きに直結してやれば、それぞれの電極層Ｔ１、Ｔ２が連結される。

上下方向に連結される場合は、下端面Ｚ１と上端面Ｚ２とが接合される。下端面Ｚ１の第１接続端子Ｔ１１と上端面Ｚ２の第１接続端子Ｔ１１が連結され、下端面Ｚ１の第１接続端子Ｔ２１と上端面Ｚ２の第１接続端子Ｔ２１が連結される。

平面方向に連結される場合は、横端面Ｘ１と横端面Ｘ２、および横端面Ｙ１と横端面Ｙ２とが接合される。横端面Ｘ１の第２接続端子Ｔ１２と横端面Ｘ２の第２接続端子Ｔ１２が連結され、横端面Ｘ１の第２接続端子Ｔ２２と横端面Ｘ２の第２接続端子Ｔ２２が連結される。また、横端面Ｙ１の第２接続端子Ｔ１２と横端面Ｙ２の第２接続端子Ｔ１２が連結され、横端面Ｙ１の第２接続端子Ｔ２２と横端面Ｙ２の第２接続端子Ｔ２２が連結される。

図６、図７に容量セル２１を連結して容量素子を構成する場合を例示する。図６は２次元に連結した場合である。横端面Ｘ１と横端面Ｘ２、および横端面Ｙ１と横端面Ｙ２で容量セル２１を連結して、４セル×４セルの容量素子が構成されている。容量セル２１では、横端面Ｘ１、Ｘ２、Ｙ１、Ｙ２と各配線層Ｍａ、Ｍｂの端辺との距離が、配線間隔Ｂの略半分（Ｂ／２）で構成されている。このため、容量セル２１を横方向に連結した際、隣接間における配線層Ｍａ、Ｍｂ間の線間距離が、デザインルール上の許容最小値である配線間隔Ｂとなる。具体的には、電極層Ｔ１が許容最小間隔でビア接続層ＶＣａを取り巻き、および電極層Ｔ２が許容最小間隔でビア接続層ＶＣｂを取り巻く。上下方向においては、電極層Ｔ１、Ｔ２間で容量部を構成する。加えて平面方向においては、電極層Ｔ１とビア接続層ＶＣａ、および電極層Ｔ２とビア接続層ＶＣｂとが、許容最小値の間隔で容量部を構成し、単位面積当たりの容量値を大きくすることに寄与している。容量セル２１を２次元に連結して容量素子を構成する場合に、平面方向における単位あたりの容量値を大きくすることができる。効率よく大容量の容量素子を構成することができる。

図７は３次元に連結した場合である。図６の容量素子を上下方向に３段に連結した構成を有している。上下方向においては、隣接する容量セル２１を連結する第１および第２ビアコンタクト層Ｖ１、Ｖ２により、隣接容量セル２１間で、各電極層Ｔ１、Ｔ２が電極層ごとに連結され、対をなす電極層を取り囲むように構成される。電極層Ｔ１と第１および第２ビアコンタクト層Ｖ１、Ｖ２とが、電極層Ｔ２を取り囲み、電極層Ｔ２と第１および第２ビアコンタクト層Ｖ１、Ｖ２とが、電極層Ｔ１を取り囲む。これにより、平面方向に加えて、上下方向においても単位面積あたりの容量値が大きくとれ効率的な容量素子を構成することができる。

図８は、図１に示した任意形状の未配線領域Ｘに、有効に容量素子を構成する場合を模式的に示す図である。未配線領域Ｘの形状は、平面方向において任意の形状となることに加えて、上下方向においても任意の形状になる場合が考えられる。信号配線の平面方向の有無の違いに加えて、多層配線構造を有する半導体装置１の場合には、信号配線に使用される配線層の違いに応じて上下方向にも信号配線の有無の違いがあるからである。

３次元的に任意の形状を有する未配線領域Ｘを容量素子の配置領域として有効に使用するために、容量セル２１を利用することができる。図８にある直方体は容量セル２１を示す。容量セル２１は上下方向および平面方向に自由に連結できる。これにより、未配線領域Ｘの３次元的な形状に合わせて容量セル２１を連結することができ、未配線領域Ｘを有効に使用した容量素子を構成することができる。

図９に示す容量セル２２は容量セル２１の変形例である。容量セル２１では、第１接続端子Ｔ１１、Ｔ２１には、上下端面Ｚ２、Ｚ１共に、第２ビアコンタクト層Ｖ２が接続される。このときの第２ビアコンタクト層Ｖ２の長さは、第２ビアコンタクト層Ｖ２で接続される配線層間の層間距離の略半分である。これに対して容量セル２２では、上下端面Ｚ２、Ｚ１のうち何れか一方の端面にある第１接続端子Ｔ１１、Ｔ２１には、第２ビアコンタクト層Ｖ２に代えて、電極層Ｔ１またはＴ２、およびビア接続層ＶＣａまたはＶＣｂが接続される。また他方の端面にある第１接続端子Ｔ１１、Ｔ２１に接続される第２ビアコンタクト層Ｖ２の長さは、配線層間の層間距離である。

電極層Ｔ１およびビア接続層ＶＣａが下端面Ｚ１の第１接続端子Ｔ１１、Ｔ２１に接続される場合は、容量セルを連結して容量素子を構成する場合の最下段のセルとして容量セル２２を使用することができる。最下層の配線層を配線層Ｍａとして容量素子を構成することができる。電極層Ｔ２およびビア接続層ＶＣｂが上端面Ｚ２の第１接続端子Ｔ２１、Ｔ１１に接続される場合は、容量セルを連結して容量素子を構成する場合の最上段のセルとして容量セル２２を使用することができる。最上層の配線層を配線層Ｍｂとして容量素子を構成することができる。

以上詳細に説明したとおり、本実施形態に係る容量セル、半導体装置、および容量素子の配置方法によれば、１対の電極層Ｔ１、Ｔ２を備え、各電極層Ｔ１、Ｔ２に接続される第１および第２接続端子Ｔ１１、Ｔ２１およびＴ１２、Ｔ２２を容量セル２１、２２の境界面である上／下端面Ｚ２／Ｚ１および横端面Ｘ１、Ｘ２、Ｙ１、Ｙ２にそれぞれ備えているので、容量セル２１、２２を互いに連結してやれば、容量セル２１、２２の単位で、素子サイズや容量値等が増減可能な容量素子を構成することができる。

容量セル２１、２２の大きさを信号配線の後に残存する未配線領域Ｘに配置可能な大きさに設定してやれば、信号配線により生ずる未配線領域Ｘの大きさ、上下および平面方向の形状等に関わらず、容量セル２１、２２を必要に応じて連結して容量素子を構成することができる。信号が配線されていない空き領域を有効に活用して容量素子を配置することができる。信号配線領域とは別に容量配線領域を確保することは不要であり、容量素子を配置する際に高集積化に資するところ大である。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、第１接続端子Ｔ１１、Ｔ２１、および第２接続端子Ｔ１２、Ｔ２２を、対向する端面において同一位置に配置されるものとして説明したが、本発明はこれに限定されるものではなく、対向する端面間で異なる位置に配置することも可能である。この場合、容量セルを鏡面対象にして折り返すことにより連結することができる。
また、容量セル２１、２２では、電極層Ｔ１、Ｔ２がセル内において直交する場合を例にとり説明したが、本発明はこれに限定されるものではない。１対の配線層を１対の電極層として有し、上下方向および平面方向の各端面において、電極層ごとに、外部との接続を可能とする構成とすれば、レイアウト形状に制約はない。例えば、電極層Ｔ１、Ｔ２を上下方向に重なりを有し一つの横端面に沿って並走させるように配置し、ビアコンタクト層を、電極層Ｔ１、Ｔ２に並走する横端面に対向する横端面に並べて配置する構成とすることもできる。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 多層に積層される配線層を電極とする容量セルであって、
隣接して積層される１対の配線層により構成される１対の電極層と、
前記電極層ごとに、上下方向を区画する上端面および下端面に備えられ、該電極層に接続される第１接続端子と、
前記電極層ごとに、平面方向を区画する４つの横端面に備えられ、該電極層に接続される第２接続端子と
を備えることを特徴とする容量セル。
（付記２） 前記電極層を構成する配線層は金属配線層であり、前記電極層と前記第１接続端子とを接続する縦方向経路は、ビアコンタクト層を含んで構成されることを特徴とする付記１に記載の容量セル。
（付記３） 前記縦方向経路のうち、該縦方向経路が接続されている前記電極層に対して対をなす前記電極層の配置側にある経路は、
前記１対の配線層を接続する第１ビアコンタクト層と、
前記第１ビアコンタクト層に接続され、対をなす前記電極層と同じ配線層により構成されるビア接続層と
を備えることを特徴とする付記２に記載の容量セル。
（付記４） 前記縦方向経路のうち、前記上端面または前記下端面の少なくとも何れか一方の端面にある前記第１接続端子に接続される経路は、更に、
前記電極層および前記ビア接続層を構成する前記配線層と、前記第１接続端子の外方にある配線層とを接続する第２ビアコンタクト層を備えることを特徴とする付記３に記載の容量セル。
（付記５） 前記第２ビアコンタクト層が前記上端面および前記下端面の双方に備えられる場合、
該第２ビアコンタクト層の経路長は、前記第２ビアコンタクト層により接続される前記配線層間の層間距離の略半分の長さであることを特徴とする付記４に記載の容量セル。
（付記６） 前記第２ビアコンタクト層が前記上端面および前記下端面の何れか一方に備えられる場合、
前記上端面または前記下端面の一方にある前記第１接続端子は、前記第２ビアコンタクト層に接続され、
前記上端面または前記下端面の他方にある前記第１接続端子は、前記電極層または前記ビア接続層に接続されることを特徴とする付記４に記載の容量セル。
（付記７） 前記第１接続端子は、配置位置を３次元座標により指定する場合、前記電極層ごとに、前記上端面内の平面座標と前記下端面内の平面座標とが、同一座標を有して配置されていることを特徴とする付記１に記載の容量セル。
（付記８） 前記第２接続端子は、配置位置を３次元座標により指定する場合、前記電極層ごとに、対向する前記横端面内の平面座標が同一座標を有して配置されていることを特徴とする付記１に記載の容量セル。
（付記９） 各々の前記電極層は、前記１対の配線層のうち一つの配線層で構成され、該配線層は、４つの前記横端面にある前記第２接続端子に接続されることを特徴とする付記１に記載の容量セル。
（付記１０） 多層に積層される前記配線層のうち最大のデザインルールによりレイアウトされることを特徴とする付記１に記載の容量セル。
（付記１１） 付記１乃至１０の少なくともいずれか一項に記載の容量セルが、少なくとも２つ連結されて構成される容量素子を備えることを特徴とする半導体装置。
（付記１２） 前記容量セルの連結は、上下方向においては前記第１接続端子の連結により行なわれ、平面方向においては前記第２接続端子の連結により行なわれることを特徴とする付記１１に記載の半導体装置。
（付記１３） 最上段および最下段に連結される容量セルは付記６に記載の容量セルであり、
最上段に連結される場合は、前記下端面にある前記第１接続端子が前記第２ビアコンタクト層に接続されると共に、前記上端面にある前記第１接続端子が前記電極層または前記ビア接続層に接続され、
最下段に連結される場合には、前記上端面にある前記第１接続端子が前記第２ビアコンタクト層に接続されると共に、前記下端面にある前記第１接続端子が前記電極層または前記ビア接続層に接続されることを特徴とする付記１２に記載の半導体装置。
（付記１４） 付記７または８の少なくとも何れか一項に記載の容量セルが連結される場合、
前記容量セルは同じ向きであって、対向する端面間距離を連結する際の配置ピッチとして連結されることを特徴とする付記１１に記載の半導体装置。
（付記１５） 多層に積層される配線層を電極とする容量セルの配置方法であって、
隣接して積層される１対の配線層を１対の電極層とし、上下および平面方向に区画されると共に、前記上下および平面方向の各端面において、外部から前記電極層の各々に接続可能な容量セルを準備するステップと、
前記容量セルを少なくとも２つ連結して容量素子を構成するステップと
を有することを特徴とする容量素子の配置方法。
（付記１６） 前記容量素子を準備するステップでは、外部から前記電極層への接続位置は、前記電極層ごとに、前記上下および平面方向の各端面のうち対向する端面において、面内の同一位置とされ、
前記連結のステップでは、前記容量セルは同じ向きであって、対向する端面間距離を連結する際の配置ピッチとされることを特徴とする付記１５に記載の容量素子の配置方法。

半導体装置の配線レイアウトを示す図である。 実施形態の容量セルを示す斜視図である。 実施形態の容量セルを示す平面図である。 多層に積層される配線層とビアコンタクト層との接続関係を示す概念図である。 容量セルが連結される様子を示す図である。 容量セルが２次元に連結されて構成される容量素子の一例を示す図である。 容量セルが３次元に連結されて構成される容量素子の一例を示す図である。 容量素子が自在の３次元形状で構成されることを示す図である。 容量セルの変形例を示す斜視図である。

１ 半導体装置
１１乃至１４ 回路ブロック
２１、２２ 容量セル
Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９ 金属配線層
Ｍａ、Ｍｂ 配線層
Ｔ１、Ｔ２ 電極層
Ｔ１１、Ｔ２１ 第１接続端子
Ｔ１２、Ｔ２２ 第２接続端子
Ｖ１ 第１ビアコンタクト層
Ｖ２ 第２ビアコンタクト層
Ｖ３４、Ｖ４５、Ｖ５６、Ｖ６７、Ｖ７８、Ｖ８９ ビアコンタクト層
ＶＣａ、ＶＣｂ ビア接続層
Ｘ 未配線領域
Ｘ１、Ｘ２、Ｙ１、Ｙ２ 横端面
Ｚ１ 下端面
Ｚ２ 上端面

Claims (5)

1. 第一の配線層に形成され、交差する第一配線と第二配線からなる第一電極と、
   前記第一の配線層に隣接する第二の配線層に形成され、交差する第三配線と第四配線からなる第二電極と、
   前記第一の配線層に形成され、前記第一、第二の配線層間を接続するための第一ビアコンタクト層を介して前記第三、第四配線の交差領域と接続される第一ビア接続部と、
   前記第二の配線層に形成され、前記第一ビアコンタクト層を介して前記第一、第二配線の交差領域と接続される第二ビア接続部とを備え、
   前記第三、第四配線の交差領域と前記第一、第二配線の交差領域、および前記第一ビア接続部と前記第二ビア接続部とは、おのおの対角上に位置され、
   前記第一ビア接続部と前記第一、第二配線との間、および前記第二ビア接続部と前記第三、第四配線との間は第一配線間隔だけ離間し、
   前記第一、第二配線は、前記第一、第二の配線層の積層面と直交する方向の前記第二電極の配線方向外方の端面、および前記第一、第二の配線層の積層面と直交する方向の前記第一電極の配線方向外方の端面から、前記第一配線間隔の半分の長さだけ外方に突出して形成され、
   前記第三、第四配線は、前記第一、第二の配線層の積層面と直交する方向の前記第一電極の配線方向外方の端面、および前記第一、第二の配線層の積層面と直交する方向の前記第二電極の配線方向外方の端面から、前記第一配線間隔の半分の長さだけ外方に突出して形成されることを特徴とする容量セル。
2. 前記第一配線と前記第三配線が平行に形成され、前記第二配線と前記第四配線が平行に形成されることを特徴とする請求項１に記載の容量セル。
3. 前記容量セルを積層方向に複数並べて接続する場合に、第二のビアコンタクト層を介して接続することを特徴とする請求項１に記載の容量セル。
4. 前記第一配線間隔は、設計ルールにて許容される最小の配線間隔であることを特徴とする請求項１に記載の容量セル。
5. 容量であって、
   第一容量セルとして請求項２に記載の容量セルを有し、
   第二容量セルとして請求項２に記載の容量セルを有し、
   前記第一容量セルと前記第二容量セルとは、第一および第三配線を介して接続され、あるいは第二および第四配線を介して接続されることを特徴とする容量。

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