CN116347972A - 深沟槽硅电容及其制作方法 - Google Patents

Abstract

本申请涉及一种深沟槽硅电容及其制作方法，包括：第一金属层。上电极端子，包括第一上电极端子和第二上电极端子，在第一金属层一侧的呈对角分布。下电极端子，包括第一下电极端子和第二下电极端子，在第一金属层一侧的呈对角分布，与上电极端子位于同侧且异于上电极端子分布的对角位置。第二金属层，固定安装于第一金属层的另一侧。底座，包括硅基底和多个沟槽，多个沟槽开设于硅基底上，硅基底设置于第二金属层远离第一金属层的一侧，且沟槽的开口朝向第二金属层。堆栈阵列，设置于沟槽内部。该深沟槽硅电容通过从不同方向将电流引入深沟槽硅电容的电极点，实现了电流的交互流动，进而抵消电流流入时产生的磁场。

Description

深沟槽硅电容及其制作方法

技术领域

本申请涉及硅电容技术领域，特别是涉及一种深沟槽硅电容及其制作方法。

背景技术

随着后摩尔时代的到来成为共识，异构集成(Heterogeneous Integration)技术已成为集成电路发展的重要技术路线。异构集成技术通常使用一个硅插入器(siliconinterposer)作为衬底来实现芯片间的供电以及承担芯片间高速互连的功能，这种集成技术显著降低了互连延迟以及互连功率，并在一定程度上提高了集成密度和功能。因此，随着异构集成应用的高性能需求，硅插入器的需求也更大，同时布线需要更加精细和复杂。然而，更大的硅插入器和更精细的布线往往会带来更严重的电源完整性问题。

互连信号线路之间也会产生更严重的耦合和串扰问题，并且z轴方向的堆叠进一步加剧了整个封装系统电磁环境的混乱，因此供电网络和互连信号都需要更严格的电源完整性及信号完整性设计，且信号完整性和电源完整性问题都可以通过使用适当的去耦电容有效地改善，无论是在堆叠上，还是在插入器(interposer)上，抑或是在PCB电路板(印刷电路板，Printed circuit boards)上。然而，使用的每个去耦电容都有其最大的有效去耦半径，这取决于电容自身的电容量、等效串联电阻(ESR)、等效串联电感(ESL)以及负载电路的固有特性。

在传统的硅电容技术中，深沟槽硅电容(DTC)技术，由于具有较低的等效串联电阻、等效串联电感、低轮廓的功率电感(Low profile)以及互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)工艺兼容的特点，较适合硅插入器集成用于交流电(AC)耦合以及直流电(DC)去耦等场景。另外、金属-绝缘体-金属(MIM)和金属氧化物半导体(MOS)电容技术是广泛应用于片上级去耦电容的解决方案，然而，这两种电容技术都较难达到较高的电容密度，因此在实际应用时通常占据较大的片上面积，相比之下，深沟槽硅电容技术拥有更高的电容密度以及片上面积的节省程度。然而，现有的深沟槽电容器件由于其介电材料、介电层面积以及厚度的限制，使其较难满足更高性能以及应用的需求，在提高硅电容密度、降低等效串联电阻以及等效串联电感方面仍有较大的改进空间。

综上所述，传统的深沟槽硅电容由于介电材料、介电层面积以及厚度的限制，导致深沟槽硅电容的性能较差。

发明内容

基于此，有必要针对上述技术问题，提供一种性能较好的深沟槽硅电容及其制作方法。

第一方面，本申请提供一种深沟槽硅电容，包括：第一金属层；

上电极端子，包括第一上电极端子和第二上电极端子，在所述第一金属层的一侧呈对角分布；

下电极端子，包括第一下电极端子和第二下电极端子，在所述第一金属层的一侧呈对角分布，与所述上电极端子位于所述第一金属层的同侧且异于所述上电极端子分布的对角位置；

第二金属层，固定安装于所述第一金属层的另一侧；

底座，包括硅基底和多个沟槽，所述多个沟槽开设于所述硅基底上，所述底座设置于所述第二金属层远离所述第一金属层的一侧，且所述沟槽的开口朝向所述第二金属层；

堆栈阵列，设置于所述沟槽内部；

其中，所述第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子彼此互连，以实现从不同方向将电流引入所述深沟槽硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场。

在其中一个实施例中，多层所述堆栈阵列排布于所述沟槽内，且所述堆栈阵列的电极层与所述第二金属层相连，并通过所述第二金属层与第一金属层互连。

在其中一个实施例中，所述第一金属层设置为矩形，所述第一金属层的顶部具有第一安装部、第二安装部、第三安装部和第四安装部，其中，所述第一安装部和第三安装部位于第一金属层的一条对角线两端，所述第二安装部位于第一金属层的另一条对角线两端。

在其中一个实施例中，所述第一金属层上嵌设有第一导线，所述第一安装部、第二安装部、第三安装部以及第四安装部通过所述第一导线彼此相连。

在其中一个实施例中，所述第一上电极端子设置于所述第一安装部，所述第二上电极端子设置于所述第三安装部，所述第一下电极端子设置于所述第二安装部，所述第二下电极端子设置于所述第四安装部；

所述第一上电极端子、第二上电极端子、第一下电极端子以及第二下电极端子通过所述第一导线实现电流的交互流动。

在其中一个实施例中，所述第二金属层设置为与所述第一金属层大小相同的矩形。

在其中一个实施例中，所述第二金属层上嵌设有第二导线，其中，所述第二导线与所述第二金属层的对角线平行，所述第一导线与所述第二导线垂直。

第二方面，本申请提供一种深沟槽硅电容的制作方法，用于实现本申请第一方面任一项所述的深沟槽硅电容，所述方法包括：

在第一金属层的一侧设置第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子；

在所述第一金属层上嵌设第一导线，使得所述第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子通过所述第一导线实现电流交互；

在所述第一金属层的另一侧设置第二金属层，并在第二金属层底部设置硅基底；

在所述硅基底上开设多个沟槽，使得所述硅基底上沟槽的开口朝向所述第二金属层；

在硅基底沟槽中设置多层堆栈阵列，并使得所述多层堆栈阵列的电极层与所述第二金属层相连；

其中，所述第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子彼此互连，以实现从不同方向将电流引入所述深沟槽硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场。

在其中一个实施例中，所述第一金属层和第二金属层均设置为大小相同的矩形，且所述第二金属层上嵌设有第二导线，所述第二导线与所述第一导线垂直。

在其中一个实施例中，所述第一金属层顶部开设有第一安装部、第二安装部、第三安装部和第四安装部，其中，所述第一安装部和第三安装部位于第一金属层的一条对角线两端，所述第二安装部位于第一金属层的另一条对角线两端，并通过所述第一导线彼此相连；

所述第一上电极端子设置于所述第一安装部，所述第二上电极端子设置于所述第三安装部，所述第一下电极端子设置于所述第二安装部，所述第二下电极端子设置于所述第四安装部，且所述第一上电极端子、第二上电极端子、第一下电极端子以及第二下电极端子通过所述第一导线实现电流的交互流动。

上述深沟槽硅电容及其制作方法，通过设计深沟槽硅电容上下电极端子间的互连路线，使得上电极端子信号能够以最短的路径到达下电极端子，并从不同方向将电流引入硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场，以降低高密度硅电容的寄生参数，即等效串联电阻和等效串联电感。深沟槽电容技术以及堆栈阵列结构有效提高了硅电容的介电层面积，使得深沟槽电容技术在相同投影面积下可获取更高的展开面积，而多层堆栈阵列结构可使展开面积倍增，进一步增加了介电层面积，以实现高密度硅电容。因此，该深沟槽硅电容通过降低等效串联电阻和等效串联电感并增加介电层面积，在一定程度上提高了深沟槽硅电容的性能。

附图说明

图1为本申请中一个实施例的深沟槽硅电容的整体结构示意图；

图2为本实施例中深沟槽硅电容上下电极端子分布结构示意图；

图3为本实施例中两金属层上布线的相对位置结构示意图；

图4为本实施例的实例2中深沟槽硅电容整体结构示意图；

图5为本实施例的实例2中金属层布线结构示意图；

图6为本实施例的实例2中两金属层上布线的相对位置结构示意图；

图7为本实施例的等效串联电阻(ESR)参数曲线对比图；

图8为本实施例的等效串联电感(ESL)参数曲线对比图；

图9本申请中一个实施例的深沟槽硅电容的制作方法流程图。

图中：100、第一金属层；110、第一安装部；120、第二安装部；130、第三安装部；140、第四安装部；150、第一导线；200、第一上电极端子；300、第二上电极端子；400、第一下电极端子；500、第二下电极端子；600、第二金属层；610、第二导线；700、底座；710、硅基底；720、沟槽；800、堆栈阵列。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，当组件被称为“固定于”或“设置于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中组件。本申请的说明书所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”、“下”可以是第一特征直接和第二特征接触，或第一特征和第二特征间接地通过中间媒介接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅表示第一特征水平高度小于第二特征。

除非另有定义，本申请的说明书所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。本申请的说明书所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

参见图1和图2所示，在一个实施例中，一种深沟槽硅电容，包括：

第一金属层100，第一金属层100设置为方形，其顶部的两条对角线两端均设置有安装部，分别为第一安装部110、第二安装部120、第三安装部130以及第四安装部140。第一金属层100上嵌设有第一导线150，使得第一安装部110、第二安装部120、第三安装部130和第四安装部140通过第一导线150实现互连。其中，第一安装部110与第三安装部130位于同一条对角线两端，第二安装部120与第三安装部140位于另一条对角线两端。

上电极端子，包括第一上电极端子200和第二上电极端子300，第一上电极端子200和第二上电极端子300均设置于第一金属层100顶部，且第一上电极端子200设置于第一安装部110上，第二上电极端子200设置于第三安装部130上，第一上电极端子200和第二上电极端子300在第一金属层100上呈对角分布。

下电极端子，包括第一下电极端子400和第二下电极端子500，第一下电极端子400设置于第二安装部120上，第二下电极端子500设置于第四安装部140上，在第一金属层100顶部呈对角分布。

需要说明的是，由于第一安装部110、第二安装部120、第三安装部130和第四安装部140在第一金属层100上通过第一导线150互连，因此安装于第一安装部110、第二安装部120、第三安装部130以及第四安装部140上的第一上电极端子200、第一下电极端子400、第二上电极端子300和第二下电极端子500通过第一导线150实现彼此互连，使得电流从不同方向将电流引入深沟槽硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场。

第二金属层600，设置为与第一金属层100大小相同的方形，并固定安装于第一金属层100的底部。第二金属层600上嵌设有第二导线610，第二导线610与第二金属层600的其中一条对角线平行，并与第一导线150垂直。

结合图3所示，为第一金属层100上的第一导线150和第二金属层600上的第二导线610的相对位置关系。

底座700，由硅基底710和多个开设于硅基底710上的沟槽720共同构成，硅基底710采用多晶硅材质，多个沟槽720开设于硅基底710上，底座700设置于第二金属层600远离第一金属层100的一侧，且沟槽720的开口朝向第二金属层600。

堆栈阵列800，设置于沟槽720内部，由于沟槽720的开口朝向第二金属层600，因此，设置于沟槽720内部的堆栈阵列800的电极层可与第二金属层600的底部相连，并以第二金属层600为导体实现与第一金属层100的互连。通过在沟槽720内设置多层堆栈阵列800，使得深沟槽电容技术可在相同投影面积下获取更高的展开面积，而多层堆栈阵列800的结构可使沟槽720的展开面积倍增，以增加介电层面积，进而实现高密度硅电容。

上述深沟槽硅电容，通过设计深沟槽硅电容上下电极端子间的互连路线，使得上电极端子信号能够以最短的路径到达下电极端子，并从不同方向将电流引入硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场，以降低高密度硅电容的寄生参数，即等效串联电阻和等效串联电感。深沟槽电容技术以及堆栈阵列结构有效提高了硅电容的介电层面积，使得深沟槽电容技术在相同投影面积下可获取更高的展开面积，而多层堆栈阵列结构可使展开面积倍增，进一步增加了介电层面积，以实现高密度硅电容。因此，该深沟槽硅电容通过降低等效串联电阻和等效串联电感并增加介电层面积，在一定程度上提高了深沟槽硅电容的性能。

接下来，通过实例1和实例2对本申请提供的深沟槽硅电容做进一步说明。

实例1：结合图1至图3所示，第一金属层100设置为正方形金属层，在该正方形金属层顶部其中一条对角线两端分别设置两个上电极端子(Signal 1和Signal 2)，并在该正方形金属层顶部另一条对角线两端分别设置两个下电极端子(GND 1和GND 2)，使得该深沟槽硅电容的上下电极端子呈对称结构，且实际应用时上下电极端子可反转使用。

在实例1中，通过增加上电极(Signal)和下电极(GND)端子数量，构成四端子硅电容并安装在基板上使用时，增加了硅电容电击伤的电流流入点，且上电极端子(Signal 1和Signal 2)和下电极端子(GND 1和GND 2)交叉对角设置，换句话说，Signal 1和Signal 2分别为第一上电极端子200和第二上电极端子300，GND 1和GND 2为第一下电极端子400和第二下电极端子500，使得电流可以从不同方向流入硅电容电极点，进入硅电容上下电极端子的电流交互流动，最终使得电流引入的磁场被抵消，进而降低互感。另外，由于寄生参数(ESR和ESL)随着流入硅电容电流的流动路径长度的增加而增加，以及随着流动路径线宽的增大而减小，因此通过互连第一金属层100和第二金属层600(互连metal 1层和互连metal2层)来降低上电极端子到下电极端子的走线长度和增加走线宽度，以实现对硅电容寄生参数(ESR和ESL)的降低。

在实例1中，由于硅电容的ESL随着流入电容电流的流动路径的增长而增加、流动路径线宽的增大而减小，因此通过增加上下电极端子的数量来降低流入硅电容电流的流动路径。另外，在硅电容实际应用场景中，通过四端子结构安装在基板上可以带来更低的寄生电感影响。第二金属层600下方的堆栈阵列800的电极层经互连金属层连接，两个上电极端子和两个下电极端子均呈对角设计，并在正方形的第二金属层600上呈45°进行布线，即第二导线610与第二金属层600的边界呈45°夹角，并使得第一金属层100上的第一导线150与第二金属层600上的第二导线610相互垂直。第一金属层100和第二金属层600上的布线方式使得进入硅电容上电极的电流可以以最短的路径流出，以达到缩短上电极端子到下电极端子的电流流动路径，且在互连第二金属层600上增大电流流动路径的宽度。

实例2：结合图4至图6所示，通过改变第一导线150和第二导线610在第一金属层100和第二金属层600上的布线方向，以改变流入硅电容的电流流动路径。在改变第一导线150和第二导线610在金属层上的布线方向时，第一导线150与第二金属层600的边界平行设置，第二导线610由第一金属层100的中心点出发，并呈直角变化向第一金属层100边界方向延伸，使得上下电极端子彼此之间互连以及第一金属层100和第二金属层600之间互连，以实现电流在互流过程中以较短路径进行互流。

本申请还对现有的两端子硅电容进行了寄生参数(ESR和ESL)检测，用以与本申请的实例1和实例2的寄生参数(ESR和ESL)检测结果进行比较。参见7和图8所示，分别为两个电极端子、实例1布线的四个电极端子以及实例2布线的四个电极端子等效串联电阻(ESR)参数曲线对比图以及等效串联电感(ESL)参数曲线对比图。可知，当深沟槽硅电容只有两个电极端子时，其等效串联电阻参数和等效串联电感参数相对于其他两条曲线较高，当采用实例1的方式进行布线时，其等效串联电阻参数和等效串联电感参数相对于其他两条曲线最低，而采用实例2进行布线时的四端子深沟槽硅电容的等效串联电阻参数和等效串联电感参数位于二端子硅电容和实例1布线的四端子深沟槽硅电容之间。因此，结合图3和图6可知，实例1和实例2的第一金属层100上的第一导线150的布设和第二金属层600上的第二导线610的布设发生了改变，由于实例2中第一导线150和第二导线610的相对位置中，第一导线150与第二导线610部分重合，因此，实例2中两金属层上的布线方式使得上下电极端子之间的电流流动距离相较于实例1较长。综上所述，当深沟槽四端子硅电容金属层上的布线使得上下电极端子之间的电流流动距离越短，其等效串联电阻参数和等效串联电感参数就越小，另外，四端子硅电容相较于传统的两端子硅电容，其等效串联电阻参数和等效串联电感参数也较小。

如图9所示，在一个实施例中，一种深沟槽硅电容的制作方法，包括以下步骤：

步骤S910，在第一金属层的一侧设置第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子。

具体的，在第一金属层的上表面分别设置第一上电极端子、第二上电极端子、第一下电极端子以及第二下电极端子，并使得第一上电极端子和第二上电极端子之间的连线与第一下电极端子和第二下电极端子之间的连线具有交点，即第一上电极端子和第二上电极端子位于第一金属层其中一条对角线两端，第一下电极端子和第二下电极端子位于第一金属层另一条对角线两端。

步骤S920，在第一金属层上嵌设第一导线，使得第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子通过第一导线实现电流交互。

步骤S930，在第一金属层的另一侧设置第二金属层，并在第二金属层底部设置硅基底。

具体的，在第一金属层的底部设置第二金属层，使第一金属层与第二金属层之间互连，并在第二金属层底部设置多晶硅材质的硅基底。

步骤S940，在硅基底上开设多个沟槽，使得硅基底上沟槽的开口朝向第二金属层。

具体的，在步骤S930中的多晶硅材质的硅基底上开设多个沟槽，并使开设的硅基底沟槽的开口朝向第二金属层的底部。

步骤S950，在硅基底沟槽中设置多层堆栈阵列，并使得多层堆栈阵列的电极层与第二金属层相连。

具体的，在步骤S940中开设的硅基底沟槽中设置多层堆栈阵列，并使该多层堆栈阵列的电极层与第二金属层的底部互连。

其中，第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子彼此互连，以实现从不同方向将电流引入深沟槽硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场。

在本实施例中，第一金属层和第二金属层均设置为大小相同的矩形，且第二金属层上嵌设有第二导线，第二导线与第一导线垂直。第一金属层顶部开设有第一安装部、第二安装部、第三安装部和第四安装部，其中，第一安装部和第三安装部位于第一金属层的一条对角线两端，第二安装部位于第一金属层的另一条对角线两端，并通过第一导线彼此相连。第一上电极端子设置于第一安装部，第二上电极端子设置于第三安装部，第一下电极端子设置于第二安装部，第二下电极端子设置于第四安装部，且第一上电极端子、第二上电极端子、第一下电极端子以及第二下电极端子通过第一导线实现电流的交互流动。

上述深沟槽硅电容制作方法，通过设计深沟槽硅电容上下电极端子间的互连路线，使得上电极端子信号能够以最短的路径到达下电极端子，并从不同方向将电流引入硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场，以降低高密度硅电容的寄生参数，即等效串联电阻和等效串联电感。深沟槽电容技术以及堆栈阵列结构有效提高了硅电容的介电层面积，使得深沟槽电容技术在相同投影面积下可获取更高的展开面积，而多层堆栈阵列结构可使展开面积倍增，进一步增加了介电层面积，以实现高密度硅电容。因此，该深沟槽硅电容通过降低等效串联电阻和等效串联电感并增加介电层面积，在一定程度上提高了深沟槽硅电容的性能。

需要说明的是，多层堆栈阵列的电极层与第二金属层互连，并通过第二金属层实现与第一金属层的互连。第一金属层与第二金属层为大小相等的两矩形金属层，并具有四个角。第一上电极端子与第二上电极端子分别位于第一金属层上表面的两对角处，第一下电极端子和第二下电极端子分别位于第一金属层上表面另外两对角处。实现电流互流的导线分为第一导线和第二导线，其中，第一导线位于第二金属层，并与第二金属层的边界之间呈45°夹角，第二导线位于第一金属层，并与第一导线之间的夹角为90°。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种深沟槽硅电容，其特征在于，包括：第一金属层；

上电极端子，包括第一上电极端子和第二上电极端子，在所述第一金属层的一侧呈对角分布；

下电极端子，包括第一下电极端子和第二下电极端子，在所述第一金属层的一侧呈对角分布，与所述上电极端子位于所述第一金属层的同侧且异于所述上电极端子分布的对角位置；

第二金属层，固定安装于所述第一金属层的另一侧；

底座，包括硅基底和多个沟槽，所述多个沟槽开设于所述硅基底上，所述硅基底设置于所述第二金属层远离所述第一金属层的一侧，且所述沟槽的开口朝向所述第二金属层；

堆栈阵列，设置于所述沟槽内部；

其中，所述第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子彼此互连，以实现从不同方向将电流引入所述深沟槽硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场。

2.根据权利要求1所述的深沟槽硅电容，其特征在于，多层所述堆栈阵列排布于所述沟槽内，且所述堆栈阵列的电极层与所述第二金属层相连，并通过所述第二金属层与第一金属层互连。

3.根据权利要求1所述的深沟槽硅电容，其特征在于，所述第一金属层设置为矩形，所述第一金属层的顶部具有第一安装部、第二安装部、第三安装部和第四安装部，其中，所述第一安装部和第三安装部位于第一金属层的一条对角线两端，所述第二安装部位于第一金属层的另一条对角线两端。

4.根据权利要求3所述的深沟槽硅电容，其特征在于，所述第一金属层上嵌设有第一导线，所述第一安装部、第二安装部、第三安装部以及第四安装部通过所述第一导线彼此相连。

5.根据权利要求4所述的深沟槽硅电容，其特征在于，所述第一上电极端子设置于所述第一安装部，所述第二上电极端子设置于所述第三安装部，所述第一下电极端子设置于所述第二安装部，所述第二下电极端子设置于所述第四安装部；

所述第一上电极端子、第二上电极端子、第一下电极端子以及第二下电极端子通过所述第一导线实现电流的交互流动。

6.根据权利要求5所述的深沟槽硅电容，其特征在于，所述第二金属层设置为与所述第一金属层大小相同的矩形。

7.根据权利要求6所述的深沟槽硅电容，其特征在于，所述第二金属层上嵌设有第二导线，其中，所述第二导线与所述第二金属层的对角线平行，所述第一导线与所述第二导线垂直。

8.一种深沟槽硅电容的制作方法，用于实现权利要求1至7任一项所述的深沟槽硅电容，其特征在于，所述方法包括：

在第一金属层的一侧设置第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子；

在所述第一金属层上嵌设第一导线，使得所述第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子通过所述第一导线实现电流交互；

在所述第一金属层的另一侧设置第二金属层，并在第二金属层底部设置硅基底；

在所述硅基底上开设多个沟槽，使得所述硅基底上沟槽的开口朝向所述第二金属层；

在硅基底沟槽中设置多层堆栈阵列，并使得所述多层堆栈阵列的电极层与所述第二金属层相连；

其中，所述第一上电极端子、第二上电极端子、第一下电极端子和第二下电极端子彼此互连，以实现从不同方向将电流引入所述深沟槽硅电容的电极点，实现电流的交互流动，进而抵消电流流入时产生的磁场。

9.根据权利要求8所述的深沟槽硅电容制作方法，其特征在于，所述第一金属层和第二金属层均设置为大小相同的矩形，且所述第二金属层上嵌设有第二导线，所述第二导线与所述第一导线垂直。

10.根据权利要求9所述的深沟槽硅电容制作方法，其特征在于，所述第一金属层顶部开设有第一安装部、第二安装部、第三安装部和第四安装部，其中，所述第一安装部和第三安装部位于第一金属层的一条对角线两端，所述第二安装部位于第一金属层的另一条对角线两端，并通过所述第一导线彼此相连；

所述第一上电极端子设置于所述第一安装部，所述第二上电极端子设置于所述第三安装部，所述第一下电极端子设置于所述第二安装部，所述第二下电极端子设置于所述第四安装部，且所述第一上电极端子、第二上电极端子、第一下电极端子以及第二下电极端子通过所述第一导线实现电流的交互流动。

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