JP2012094584A - 半導体装置用基板及び半導体装置 - Google Patents

半導体装置用基板及び半導体装置 Download PDF

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Abstract

【課題】半導体装置用基板及び半導体装置において、ノイズの発生を抑制すること。
【解決手段】多層配線層５７と、多層配線層５７の最上層上に設けられ、多層配線層５７のうち電源層５３に第１のビア５１によって接続される第１の電源パッド３１ａと、多層配線５７のうちグランド層５４に第２のビア５２によって接続される第１の接地パッド３１ｂとからなる第１のコンデンサパッド３１と、多層配線層５７の最上層上に設けられ、第１の電源パッド３１ａと第１の配線４１により接続される第２の電源パッド３２ａと、第１の接地パッド３１ｂと第２の配線４２により接続される第２の接地パッド３２ｂとからなる第２のコンデンサパッド３２とを有する半導体装置用基板３０による。
【選択図】図１２

Description

本発明は、半導体装置用基板及び半導体装置に関する。
電子機器には様々な半導体装置が搭載される。その半導体装置は、種々の演算を行う半導体素子のほかに、その半導体素子に電力や信号を供給するための半導体装置用基板を備える。
半導体素子への電力の供給は、半導体装置用基板に設けられたグランドパターンと電源パターンとを用いて行うが、これらの電位または電源電圧が変動すると半導体素子が誤作動を起こしてしまう。
そのため、この種の半導体装置用基板においては、グランドパターンと電源パターンとの間にデカップリング用のコンデンサを設け、電源電圧の変動をそのコンデンサで吸収して電源電圧の安定化を図るようにしている。
そして、そのようにデカップリング用コンデンサを設けた場合は、半導体素子や半導体装置用基板上に発生するノイズを低減させることが好ましい。
特開２００９−２００４７０号公報 特開２００８−２２７３８７号公報
半導体装置用基板及び半導体装置において、ノイズの発生を抑制することを目的とする。
以下の開示の一観点によれば、多層配線層と、前記多層配線層の最上層又は最下層の上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、前記多層配線層の最上層又は最下層の上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドとを有する半導体装置用基板が提供される。
また、その開示の他の観点によれば、多層配線層と、前記多層配線層の最上層上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、前記多層配線層の最上層上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、を有する半導体装置用基板と、前記第１のコンデンサパッドまたは前記第２のコンデンサパッドのいずれかに接続されたコンデンサと、前記半導体装置用基板上に配設された半導体素子とを含む半導体装置が提供される。
更に、その開示の別の観点によれば、多層配線層と、前記多層配線層の最上層上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、前記多層配線層の最上層上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、前記多層配線層の最上層上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッドとを有する半導体装置用基板と、前記第１のコンデンサパッド、又は前記第２のコンデンサパッド、又は前記第３のコンデンサパッドのいずれかに接続されたコンデンサと、前記半導体装置用基板上に配設された半導体素子とを含む半導体装置が提供される。
以下の開示によれば、半導体装置用基板に第１のコンデンサパッドと第２のコンデンサパッドを設け、これらのパッドのいずれかにコンデンサを接続する。どちらのパッドにコンデンサを搭載するかにより、半導体素子から搭載されるコンデンサまでの物理的及び電気的距離が変わるので、半導体装置用基板の並列共振周波数を調節することが可能となる。これにより、半導体素子の動作周波数及びその高調波と半導体装置用基板の並列共振周波数とを離すことができ、これらの周波数の接近に伴って生ずるノイズを低減できるようになる。
図１（ａ）は予備的事項に係る半導体装置用基板の拡大平面図であり、図１（ｂ）はその拡大断面図である。 図２は、予備的事項に係る半導体装置用基板の等価回路である。 図３は、予備的事項に係る半導体装置用基板に搭載されるコンデンサの斜視図である。 図４は、予備的事項に係る半導体装置用基板にコンデンサと半導体素子とを搭載した場合の平面図である。 図５は、コンデンサと半導体素子とが搭載された状態における予備的事項に係る半導体装置用基板の等価回路である。 図６は、予備的事項に係る第１の共振回路の回路図である。 図７は、予備的事項に係る第２の共振回路の回路図である。 図８は、図５の等価回路のインピーダンス曲線を示すグラフである。 図９は、予備的事項に係る半導体装置用基板に別の半導体素子を搭載したときのインピーダンス曲線を示すグラフである。 図１０は、予備的事項に係る半導体装置用基板を複数種類の半導体素子に適用するときに生じる問題について示す図である。 図１１は、第１実施形態に係る半導体装置用基板の平面図である。 図１２は、第１実施形態に係る半導体装置用基板が備えるコンデンサパッドの斜視図である。 図１３（ａ）〜（ｃ）は、コンデンサが実装された状態での第１実施形態に係るコンデンサパッドの斜視図である。 図１４は、第１実施形態に係る半導体装置用基板にコンデンサと半導体素子とを搭載してなる半導体装置の要部拡大断面図である。 図１５は、コンデンサの長手方向に沿った第１実施形態に係る半導体装置用基板の断面図である。 図１６は、第１のコンデンサパッドにコンデンサを搭載した状態での第１実施形態に係る半導体装置用基板の平面図である。 図１７は、第２のコンデンサパッドにコンデンサを搭載した状態での第１実施形態に係る半導体装置用基板の平面図である。 図１８は、第３のコンデンサパッドにコンデンサを搭載した状態での第１実施形態に係る半導体装置用基板の平面図である。 図１９は、コンデンサと半導体素子とを搭載していない状態での第１実施形態に係る半導体装置用基板の等価回路である。 図２０は、コンデンサと半導体素子とが搭載された状態における第１実施形態に係る半導体装置用基板の等価回路である。 図２１は、第１実施形態に係る第１の共振回路の回路図である。 図２２は、第１実施形態に係る第２の共振回路の回路図である。 図２３は、図２０の等価回路のインピーダンス曲線を示すグラフである。 図２４は、シミュレーションにより得られた第１実施形態に係る半導体装置用基板のインピーダンス曲線である。 図２５は、第１実施形態の第１の変形例に係る半導体装置用基板の平面図である。 図２６は、第１実施形態の第２の変形例に係る半導体装置用基板の平面図である。 図２７は、第２実施形態に係る半導体装置用基板が備える第１〜第３のコンデンサパッドの拡大平面図である。 図２８は、第２実施形態の別の例に係る半導体装置用基板が備える第１〜第３のコンデンサパッドの拡大平面図である。 図２９は、シミュレーションにより得られた第２実施形態に係る半導体装置用基板のインピーダンス曲線である。 図３０は、第３実施形態に係る半導体装置用基板が備える第１、第２のコンデンサパッドの拡大平面図である。 図３１は、第４実施形態に係る半導体装置用基板が備える第１、第２のコンデンサパッドの拡大平面図（その１）である。 図３２は、第４実施形態に係る半導体装置用基板が備える第１、第２のコンデンサパッドの拡大平面図（その２）である。 図３３は、第５実施形態に係る半導体装置用基板が備える第１、第２のコンデンサパッドの拡大平面図である。 図３４は、第５実施形態に係る半導体装置用基板の第２のコンデンサパッドにコンデンサを搭載した場合におけるインピーダンス曲線を示すグラフである。 図３５は、第５実施形態に係る半導体装置用基板に対して行ったシミュレーションの結果を示す図である。 図３６は、第６実施形態に係る半導体装置の製造方法について説明するためのフローチャートである。 図３７は、その他の実施形態に係る半導体装置の要部拡大断面図である。
本実施形態の説明に先立ち、基礎となる予備的事項について説明する。
図１（ａ）は半導体装置用基板１の拡大平面図であり、図１（ｂ）はその断面図である。
図１（ａ）、（ｂ）に示すように、この半導体装置用基板１は、電源層３、グランド層４、及び絶縁層５を備える。
半導体装置用基板１には矩形状の半導体素子搭載領域１１が画定されており、その矩形の四辺の横にはコンデンサパッド１０が複数設けられる。
各コンデンサパッド１０は、銅メッキ膜をパターニングしてなり、電源パッド６と接地パッド７とを有する。
このうち、電源パッド６は第１のビア１６を介して電源層３と電気的に接続され、接地パッド７は第２のビア１７を介してグランド層４と電気的に接続される。
また、半導体素子搭載領域１１には、上記の電源層３に電気的に接続された電源電極１２と、グランド層４に電気的に接続された接地電極１３とが形成される。
なお、これらの電極１２、１３は半導体素子搭載領域１１にそれぞれ複数形成されるが、図が煩雑になるのを防ぐため図１では各電極１２、１３をそれぞれ一つだけ示している。
図２は、この半導体装置用基板１の簡易的な等価回路である。
半導体装置用基板１には、その内部での配線経路に応じて様々なESL（等価直列インダクタンス）とESR（等価直列抵抗）が存在する。
例えば、電源パッド６と電源電極１２との間には、電源層３や第１のビア１６等の配線経路に起因した第１の電源側ESLv1と第１の電源側ESRv1が存在する。
同様に、接地パッド７と接地電極１３との間にも、グランド層４や第２のビア１７等の配線経路に起因した第１の接地側ESLg1と第１の接地側ESRg1が存在する。
なお、半導体装置基板の電源とGND間に容量は存在するが、コンデンサ容量に対し十分小さく影響が小さい為、等価回路からは省いている。
図３は、各コンデンサパッド１０に搭載されるコンデンサ１９の斜視図である。
コンデンサ１９は、その両極がそれぞれ電源パッド６と接地パッド７にハンダ付けされ、各層３、４（図１（ａ）参照）の間の電圧の変動を吸収するデカップリングコンデンサとして機能する。
図４は、図１（ａ）の半導体装置用基板１に、コンデンサ１９と半導体素子２０とを搭載した場合の平面図である。
これらのうち、半導体素子２０は、不図示のハンダバンプを介して上記の電源電極１２と接地電極１３に電気的に接続される。
そして、図５は、図４のようにコンデンサ１９と半導体素子２０とが搭載された状態における半導体装置用基板１の等価回路である。
図５に示されるように、コンデンサ１９を実装したことで、電源パッド６と接地パッド７との間に、コンデンサ１９の寄生インダクタンスである第２のESL2、寄生抵抗である第２のESR2、及び容量成分C1が付加される。
一方、半導体素子２０は、内部回路８９を有しており、外部から供給される電流を受けることで所定の動作周波数で動作する。
そして、その半導体素子２０の内部配線等が原因で、電源電極１２と接地電極１３との間には、半導体素子２０の内部の容量成分C2や、第３のESL3と第３のESR3が付加される。
このように新たにESL2、ESL3、ESR2、ESR3や容量成分C1、C2が付加されたことで、半導体用基板１は、図６のような第１の共振回路２５と図７の第２の共振回路２６とが並列接続されたのと等価になる。
図６に示す第１の共振回路２５は、図５の等価回路において半導体素子２０に起因する第３のESL3、第３のESR3、及び容量成分C2がない場合のものであって、半導体素子２０を搭載せずにコンデンサ１９のみを搭載した半導体装置用基板１の等価回路に相当する。
一方、図７に示す第２の共振回路２６は、図５の等価回路においてコンデンサ１９に起因する第２のESL2、第２のESR2、及び容量成分C1と、第１の電源側ESLv1、第１の電源側ESRv1、第１の接地側ESLg1、及び第１の接地側ESRg1の各々がない場合のものである。
図８は、図５の等価回路の電源インピーダンス曲線を示すグラフであって、横軸が周波数を示し、縦軸が電極１２、１３間の電源インピーダンスを示す。
その電源インピーダンス曲線Lは、図６の第１の共振回路２５のインピーダンス曲線と図７の第２の共振回路２６のインピーダンス曲線とが合成されたものである。
そのため、インピーダンス曲線Lには、第１の共振回路２５の共振周波数である第１の共振周波数f1と、第２の共振回路２６の共振周波数である第２の共振周波数f2に極小点が存在する。
そして、このように共振周波数f1、f2においてインピーダンスの極小点が存在する二つの共振回路２５、２６を合成すると、これらの共振周波数f1、f2の間でインピーダンス値が大きくなる並列共振周波数f0が現れることが知られている。
一つの半導体素子２０には１つ以上の動作周波数F1〜F3が存在するが、その動作周波数F1〜F3に並列共振周波数f0が近づくと、動作周波数F1〜F3における基板のインピーダンスが上昇する。こうなると、半導体素子２０内の信号の波形にノイズが多く現れ、回路の誤動作に繋がってしまう。
そのため、半導体装置用基板１を設計するときには、上記の並列共振周波数f0が半導体装置２０の動作周波数F1〜F3からなるべく離れるように、半導体素子からコンデンサー部品間のESLv1、ESLg1、ESL2、ESRv1、ESRg1、ESR2の値を設計するのが好ましい。
しかしながら、このように半導体装置用基板１を設計しても以下のような問題が発生することが明らかとなった。
すなわち、半導体装置用基板１は一つの半導体素子２０において並列共振周波数f0と動作周波数F1〜F3とを離して設計していても、半導体素子２０の内部回路の改版や別の半導体素子２０を搭載するとこれらが近づいてしまう場合がある。
図９は、この場合のインピーダンス曲線を示すグラフである。
図９の実線で示されるように、当初の半導体素子２０のインピーダンス曲線Lでは並列共振周波数f0が半導体素子２０の動作周波数F1〜F3から離れている。
しかし、半導体素子２０の内部回路の改版により、半導体装置用基板１に当初とは異なる半導体素子２０を搭載すると、半導体素子２０の容量成分C2が当初とは異なる値になり、図９の点線のように並列共振周波数f0が半導体素子２０の動作周波数F3に近づいてしまう場合もある。
例えば、半導体素子２０の容量成分C2が当初よりも減った場合には、並列共振周波数f0が右側にシフトして動作周波数F3に近づくようになる。
こうなると、半導体素子２０内の信号にノイズが多く発生するなどの問題が発生する。これを解決するためにコンデンサ１９の容量を変更して並列共振周波数f0の位置をずらすことも考えられるが、市販されているコンデンサ１９の容量は予め決まっているため、その容量の変更によって並列共振周波数f0の値を微細にチューニング（調整）することはできない。
更に、これとは別の問題として、コンデンサ１９の容量のカタログ値と製造値の違いや温度特性が原因で、予想していた並列共振周波数f0の値がずれてしまい、これにより並列共振周波数f0と動作周波数F1〜F3とが近づくという問題もある。
また、半導体装置の設計コストを低減するために、一つの半導体装置用基板１を複数種類の半導体素子に適用する方法もある。
図１０は、この場合に生じる問題について示す図である。
図１０の点線で示すグラフは、半導体素子２０を搭載した場合の半導体装置の電源インピーダンス曲線である。そして、図１０の実線は、これとは別の半導体素子２０を搭載した場合の半導体装置の電源インピーダンス曲線である。
このように、半導体装置用基板１に搭載する半導体素子２０を変えると、各半導体素子２０の容量成分C2の違いが原因でインピーダンス曲線がずれる。
そのため、図１０の実線で示されるように、別の半導体素子２０を搭載したときの並列共振周波数f0がその半導体素子２０の動作周波数F4に近づき、半導体素子２０の内部の信号に予期しないノイズが発生してしまう。
本願発明者は、このような知見に鑑み、以下に説明するような実施形態に想到した。
（第１実施形態）
図１１は、本実施形態に係る半導体装置用基板３０の平面図である。
この半導体装置用基板３０は多層配線層を有しており、その最上層には厚さが約３０〜７０μmの銅等の導電性の金属をパターニングしてなる第１〜第３のコンデンサパッド３１〜３３が形成される。
これらのコンデンサパッド３１〜３３の位置は特に限定されない。本実施形態では、矩形状の半導体素子搭載領域３５の四辺の横に各コンデンサパッド３１〜３３を設ける。
また、半導体素子搭載領域３５の内部には、各コンデンサパッド３１〜３３と同様に銅等の導電性の金属をパターニングしてなる電源電極７１、接地電極７２、及び信号電極７３が設けられる。
なお、これらの電極７１〜７３は半導体素子搭載領域３５にそれぞれ複数形成されるが、図が煩雑になるのを防ぐため図１１では各電極７１〜７３をそれぞれ一つだけ示している。
図１２は、コンデンサパッド３１〜３３の斜視図である。
図１２に示されるように、第１のコンデンサパッド３１は第１の電源パッド３１ａと第１の接地パッド３１ｂとを備え、これらのパッド３１ａ、３１ｂの下方には第１のビア５１と第２のビア５２が設けられる。
各ビア５１、５２の材料は特に限定されないが、本実施形態ではその材料として銅を使用する。
本実施形態では、これらのビア５１、５２を各パッド３１ａ、３１ｂの下に複数個設けることで、各ビア５１、５２を通る電流経路の電気抵抗を低減する。
また、第２のコンデンサパッド３２は第２の電源パッド３２ａと第２の接地パッド３２ｂとを備え、第３のコンデンサパッド３３は第３の電源パッド３３ａと第３の接地パッド３３ｂとを備える。
更に、第１の電源パッド３１ａと第２の電源パッド３２ａは第１の配線４１により接続され、第１の接地パッド３１ｂと第２の接地パッド３２ｂは第２の配線４２により接続される。
そして、第２の電源パッド３２ａと第３の電源パッド３３ａは第３の配線４３により接続され、第２の接地パッド３２ｂと第３の接地パッド３３ｂは第４の配線４４により接続される。
これらの配線４１〜４４の配線長X1〜X4は特に限定されないが、本実施形態では各配線長X1〜X4を全て等しくする。
また、上記のコンデンサパッド３１〜３３は、デカップリング用のコンデンサが搭載されるパッドとして供される。
図１３（ａ）〜（ｃ）は、デカップリング用のコンデンサ３９が実装された状態でのコンデンサパッド３１〜３３の斜視図である。
このうち、図１３（ａ）は第１のコンデンサパッド３１に、図１３（ｂ）は第２のコンデンサパッド３２に、そして図１３（ｃ）は第３のコンデンサパッド３３にコンデンサ３９を実装したときの斜視図である。
これらの図のように、コンデンサ３９は、各コンデンサパッド３１〜３３のいずれか一に実装される。
実装に際しては、コンデンサ３９の一方の電極３９ａを第１〜第３の電源パッド３１ａ〜３３ａのいずれかとハンダ付けする。そして、他方の電極３９ｂについては、一方の電極３９ａと同一のコンデンサパッド内における接地パッド３１ｂ〜３３ｂにハンダ付けする。
図１４は、上記の半導体装置用基板３０にコンデンサ３９と半導体素子４０とを搭載してなるBGA(Ball Grid Array)型の半導体装置の要部拡大断面図である。
なお、図１４において、各接地パッド３１ｂ〜３３ｂの断面については、図１３（ａ）のI−I線に沿う断面に相当する。
図１４に示されるように、半導体装置用基板３０は多層配線層５７を有する。その多層配線層５７は、電源層５３、グランド層５４、及び信号層５５等の導電層と絶縁層５６とを交互に積層してなる。各層の材料は特に限定されないが、導電層としては銅パターン層を形成し、絶縁層５６としてはガラス・エポキシ樹脂層を形成する。
そして、その多層配線層５７の最上層に形成された第１の接地パッド３１ｂ上に、ハンダ７０によりコンデンサ３９が実装される。
一方、半導体素子搭載領域３５における多層配線層５７上においては、半導体素子４０がハンダバンプ６５を介して基板３０に電気的かつ機械的に接続されると共に、アンダーフィル材６６によって半導体素子４０が基板３０に固着される。
半導体素子搭載領域３５の多層配線層５７には、上記のハンダバンプ６５が接合される電源電極７１、接地電極７２、及び信号電極７３が設けられる。
更に、これらの電極７１〜７３の下方の多層配線層５７には、銅等の導電材料を含む第３〜第５のビア６１〜６３が形成される。各ビア６１〜６３は、図示のように電源層５３、グランド層５４、及び信号層５５にそれぞれ接続される。
一方、第１の接地パッド３１ｂの下の第２のビア５２はグランド層５４に接続される。
更に、半導体装置用基板３０の裏面には、上記の各層５３〜５５と電気的に接続された電極パッド６８が複数設けられると共に、各電極パッド６８の各々に外部接続端子６９としてハンダボールが接合される。
図１５は、コンデンサ３９の長手方向に沿った半導体装置用基板３０の断面図であって、図１３（ａ）のII−II線に沿う断面に相当する。
図１５に示されるように、第１の電源パッド３１ａの下の第１のビア５１は電源層５３に接続される。
この結果、コンデンサ３９は、その両極が各ビア５１、５２を介して電源層５３とグランド層５４に電気的に接続され、これらの層５３、５４間の電源電圧の変動を吸収するように機能する。
このような半導体装置用基板３０によれば、図１３（ａ）〜（ｃ）に示したように複数のコンデンサパッド３１〜３３を設け、これらのいずれか一を選択してその上にコンデンサ３９を搭載する。
図１６〜図１８は、各コンデンサパッド３１〜３３のいずれか一にコンデンサ３９を搭載した状態での半導体装置用基板３０の平面図である。
このうち、図１６は第１のコンデンサパッド３１に、図１７は第２のコンデンサパッド３２に、そして図１８は第３のコンデンサパッド３３にコンデンサ３９を搭載した状態の平面図である。
図１６〜図１８のいずれの場合でも、各コンデンサパッド３１〜３３は半導体素子搭載領域３５の周囲に複数設けられる。そして、矩形状の半導体素子搭載領域３５の四辺の各々の横にコンデンサ３９を配置することにより、コンデンサ３９による電源電圧の変動防止の効果を各辺の近傍で均等にすることができる。
更に、本実施形態では、図１６〜図１８のようにコンデンサ３９を搭載するコンデンサパッド３１〜３３を変えることで、以下のように半導体装置用基板３０の並列共振周波数を調節することができる。
図１９は、コンデンサ３９と半導体素子４０とを搭載していない状態での半導体装置用基板３０の等価回路である。
予備的事項で説明したように、半導体回路基板３０にはその内部での配線経路に応じて様々なESLとESRが存在する。
図１９の例では、第１〜第３の電源パッド３１ａ〜３３ａと電源電極７１との間に第１の電源側ESLv1と第１の電源側ESRv1が存在する。同様に、第１〜第３の接地パッド３１ｂ〜３３ｂと接地電極７２との間にも第１の接地側ESLg1と第１の接地側ESRg1が存在する。
本実施形態では、各コンデンサパッド３１〜３３を接続する配線４１〜４４（図１２参照）の抵抗成分とインダクタンスに起因して、これらESLv1、ESRv1、ESLg1、ESRg1の値は各コンデンサパッド３１〜３３に応じて変化する。
例えば、配線４１〜４４（図１２参照）を経由せずに第１のビア５１と第２のビア５２から電圧が供給される第１のコンデンサパッド３１を選択する場合は、配線４１〜４４の抵抗成分とインダクタンスを考慮する必要がないため、ESLv1、ESRv1、ESLg1、ESRg1の各値は最も小さくなる。
そして、第２のコンデンサパッド３２を選択する場合は、第１のコンデンサパッド３１との間に第１の配線４１と第２の配線４２が存在する。そのため、この場合は、これらの配線４１、４２の抵抗成分とインダクタンスや、各パッド３２ａ、３２ｂ自身のESL、ESRの分だけ、第１のコンデンサパッド３１を選択した場合よりもESLv1、ESRv1、ESLg1、ESRg1の各値が大きくなる。
また、第１のコンデンサパッド３１から最も遠い第３のコンデンサパッド３３を選択した場合は、更に第３の配線４３と第４の配線４４の抵抗成分とインダクタンスや、各パッド３２ａ、３２ｂ自身のESL、ESRの分だけ、ESLv1、ESRv1、ESLg1、ESRg1の各値が大きくなる。
図２０は、コンデンサ３９と半導体素子４０とが搭載された状態における半導体装置用基板３０の等価回路である。
図２０に示されるように、コンデンサ３９を実装したことで、電源パッド３１ａ〜３３ａと接地パッド３１ｂ〜３３ｂとの間に、コンデンサ３９の寄生インダクタンスである第２のESL2、寄生抵抗である第２のESR2、及び容量成分C1が付加される。
一方、半導体素子２０は内部回路８９を有しており、外部から供給される電流を受けることで、所定の動作周波数で動作する。
そして、その半導体素子４０の内部配線等が原因で、電源電極７１と接地電極７２との間には、半導体素子４０の内部の容量成分C2や、第３のESL3と第３のESR3が付加される。
このように新たにESL2、ESL3、ESR2、ESR3や容量成分C1、C2が付加されたことで、半導体用基板３０は、図２１のような第１の共振回路８５と図２２の第２の共振回路８６とが並列接続されたのと等価になる。
図２１に示す第１の共振回路８５は、図２０の等価回路において半導体素子４０に起因する第３のESL3、第３のESR3、及び容量成分C2がない場合のものであって、半導体素子４０を搭載せずにコンデンサ３９のみを搭載した半導体装置用基板３０の等価回路に相当する。
一方、図２２に示す第２の共振回路８６は、図２０の等価回路において、第１の電源側ESLv1、第１の電源側ESRv1、第１の接地側ESLg1、及び第１の接地側ESRg1の各々と、コンデンサ３９に起因する第２のESL2、第２のESR2、及び容量成分C1とがない場合のものであって、半導体素子４０のみの等価回路に相当する。
図２３は、図２０の等価回路のインピーダンス曲線L1〜L3を示すグラフであって、横軸が周波数を示し、縦軸が電極７１、７２間の電源インピーダンスを示す。
インピーダンス曲線L1〜L3は、図２１の第１の共振回路２５のインピーダンス曲線と図２２の第２の共振回路２６のインピーダンス曲線を合成した形となり、三つのコンデンサパッド３１〜３３のどれにコンデンサ３９を搭載するかによって三つの形が現れる。
例えば、第１のコンデンサパッド３１にコンデンサ３９を搭載したときにはインピーダンス曲線L1で表されるグラフとなり、第２のコンデンサパッド３２にコンデンサ３９を搭載したときにはインピーダンス曲線L2で表されるグラフとなる。
また、第３のコンデンサパッド３３にコンデンサ３９を搭載したときにはインピーダンス曲線L3で表されるグラフとなる。
各曲線L1〜L3には、第１の共振回路８５の共振周波数である第１の共振周波数f1〜f3と、第２の共振回路８６の共振周波数である第２の共振周波数g1の各々において極小点が存在する。
更に、予備的事項で説明したように、第１の共振周波数f1〜f3と第２の共振周波数g1の間には、インピーダンス値が大きくなる並列共振周波数h1〜h3が現れる。
ここで、並列共振周波数h1〜h3の値は、第１〜第３のコンデンサパッド３１〜３３のどれにコンデンサ３９を搭載するかによって変わる。
これは、第１の共振周波数f1〜f3と並列共振周波数h1〜h3との間における各曲線L1〜L3の変曲点での接線M1〜M3の位置が、ESLv1、ESRv1、ESLg1、及びESRg1の値に応じて変わり、これらESLv1、ESRv1、ESLg1、及びESRg1の値はコンデンサパッド３１〜３３に応じて変わるからである。
このように、本実施形態では、コンデンサパッド３１〜３３のいずれか一を選択してその上にコンデンサ３９を搭載することで、三つの並列共振周波数h1〜h3のうちから一つを選択することができる。
そのため、三つの並列共振周波数h1〜h3のうちから半導体素子４０の動作周波数Fから最も離れたものを選択することで、並列共振周波数と動作周波数Fとの接近に伴うノイズの増大を防止できる。
よって、半導体装置用基板３０に設計当初とは異なる新たな半導体素子４０を搭載する場合でも、コンデンサ３９を搭載するコンデンサパッド３１〜３３を選択し直すことで、新たな半導体素子４０の動作周波数が並列共振周波数h1〜h3に近づくのを防止できる。
これにより、一つの半導体装置用基板３０を複数種類の半導体素子４０に共通に使用することができ、半導体装置のコストダウンを図ることができる。
更に、コンデンサ３９の容量の製造ばらつきが原因で並列共振周波数h1〜h3のいずれかが動作周波数Fに近づいた場合でも、別のコンデンサパッド３１〜３３にコンデンサ３９を搭載し直すことで、並列共振周波数h1〜h3と動作周波数Fとの接近を解消できる。
ところで、半導体装置を設計する際には、半導体装置の電源変動を抑える為に、電源のターゲットインピーダンスZ0が周波数毎に定められることがある。並列共振周波数h1〜h3における各曲線L1〜L3のピーク高さは、そのターゲットインピーダンスZ0に近くなるため、なるべく低くするのが好ましい。
本実施形態によれば、並列共振周波数h1〜h3における各曲線L1〜L3のピーク高さは、曲線L1が最も低く、曲線L2、曲線L3に向かうにつれて高くなる。これは、本願発明者のシミュレーションによって明らかになったものである。
この理由は、並列共振周波数h1〜h3における各曲線L1〜L3のピーク高さが、ESLv1とESLg1の値が大きくなるほど高くなるためであると考えられる。そして、ESLv1とESLg1の値は、第１のコンデンサパッド３１が最も小さく、第２のコンデンサパッド３２、第３のコンデンサパッド３３の順に大きくなるため、上記のようなピーク高さの相違が生じるものと考えられる。
次に、本実施形態のシミュレーション結果について説明する。
図２４は、シミュレーションにより得られた半導体装置用基板３０のインピーダンス曲線である。
このシミュレーションでは、半導体装置用基板３０の平面形状を一辺の長さが４０mmの正方形にし、図１４に示したように電源層５３とグランド層５４の各々を二層とした。また、コンデンサ３９については、矩形状の半導体素子４０の四辺の全ての横に搭載した。
また、図２４において、m1〜m3は、それぞれ第１〜第３のコンデンサパッド３１〜３３にコンデンサ３９を搭載したときの並列共振周波数（X）とそのピーク高さ（Y）からなる座標点である。
例えば、第１のコンデンサパッド３１にコンデンサ３９を搭載したときは、座標点m1に0.3981GHzの並列共振周波数が現れ、そのピーク高さが9.8591ohmとなる。
このシミュレーション結果から分かるように、第１〜第３のコンデンサパッド３１〜３３のどれにコンデンサ３９を搭載するかにより座標点m1〜m3をずらすことができる。
そのため、例えば半導体素子４０の動作周波数が座標点m1に近い0.4GHzである場合、第２のコンデンサパッド３２や第３のコンデンサパッド３３にコンデンサ３９を搭載することで、座標点m2、m3を半導体素子４０の動作周波数から離すことができる。
更に、第１のコンデンサパッド３１を選択した場合には半導体素子４０の動作周波数（0.4GHz）での基板３０のインピーダンスが9.2094ohmであったのが、第２のコンデンサパッド３２を選択すると当該インピーダンスが約1.1568ohmにまで低減できる。これは、第１のコンデンサパッド３１を選択した場合と比較して、インピーダンス値を約８８％低減できたことになる。
更に、第３のコンデンサパッド３３を選択した場合に至っては、動作周波数（0.4GHz）でのインピーダンスが0.8408ohmとなり、第１のコンデンサパッド３１を選択した場合よりもインピーダンス値を約９１％も低減できる。
このように半導体素子４０の動作周波数におけるインピーダンスを低減できることで、本実施形態では動作中の半導体素子４０内の電源電圧及び信号波形にノイズが現れ難くなり、回路の誤動作の防止と安定動作が可能になることが明らかとなった、
以下に、本実施形態の変形例について説明する。
・第１の変形例
上記では、図１６〜図１８に示したように、矩形状の素子搭載領域３５の全ての辺の横にコンデンサ３９を搭載した。
これに対し、本例では、図２５に示すように、半導体素子４０の一辺４０ｂの横にのみ第１〜第３のコンデンサパッド３１〜３３を設ける。そして、これらのコンデンサパッド３１〜３３のいずれか一にコンデンサ３９を搭載する。
半導体素子４０の機能ブロック４０ａが四辺のうちの一辺４０ｂに偏っている場合には、その一辺４０ｂの横にコンデンサ３９を搭載することで、機能ブロック４０ａ内での電源電圧のふらつきをコンデンサ３９で効果的に低減することができる。
なお、機能ブロック４０ａの一例としては、例えば、ビデオ信号処理ブロック、オーディオ信号処理ブロック、及び制御信号処理ブロック、DDRインターフェースブロック等がある。
・第２の変形例
本例では、図２６に示すような平面レイアウトで上記した第１〜第３のコンデンサパッド３１〜３３を設ける。
図２６に示されるように、本例では、半導体装置用基板３０に任意に第１〜第６の領域R1〜R6を設け、これらの領域R1〜R6内に第１〜第３のコンデンサパッド３１〜３３を配設する。
この場合、各領域R1〜R6の第１〜第３の接地パッド３１ｂ〜３３ｂは、グランド層を介して互いに電気的に接続される。
一方、第１〜第３の電源パッド３１ａ〜３３ａについては、基板３０内に異電位の複数の電源層を設け、領域R1〜R6毎に異なる電源層に電気的に接続してもよい。そのような異電位の電源層としては、例えば、半導体素子４０のレジスタ等に接続されるコア電源層、半導体素子４０の外部バスインターフェイス回路に接続されるIO(Input Output)電源層、及び高速マクロ用電源層等がある。
これにより、例えば、コンデンサ３９が第１の領域R1ではコア電源層のデカップリングコンデンサとして機能し、第２の領域R2ではIO電源層のデカップリングコンデンサとして機能するようになる。
更に、図２６に示すように、各領域R1〜R6の外側の領域に、第２のコンデンサパッド３２や第３のコンデンサパッド３３とは接続されていない第１のコンデンサパッド３１を設けるようにしてもよい。
（第２実施形態）
本実施形態では、第１実施形態と比較して第１〜第３のコンデンサパッド３１〜３３の配置の仕方が異なり、それ以外は第１実施形態と同様である。
図２７は、本実施形態に係る半導体装置用基板３０が備える第１〜第３のコンデンサパッド３１〜３３の拡大平面図である。なお、図２７において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
図２７に示すように、本実施形態では、第１のコンデンサパッド３１の両側に第２のコンデンサパッド３２と第３のコンデンサパッド３３を設ける。
そして、第１の電源パッド３１ａと第３の電源パッド３３ａとを第３の配線４３により接続し、第１の接地パッド３１ｂと第３の接地パッド３３ｂとを第４の配線４４により接続する。
また、第１実施形態と同様に、第１の電源パッド３１ａと第１の接地パッド３１ｂは、それらの下においてそれぞれ第１のビア５１と第２のビア５２に接続される。
このような各コンデンサパッド３１〜３３の平面レイアウトによれば、第１実施形態と比較して、各ビア５１、５２の位置を半導体素子４０から離すことができる。よって、本実施形態は、半導体素子４０の近くの領域において配線が密集しており当該領域にビア５１、５２を形成できない場合に実益がある。
また、第１実施形態で説明したように、三つのコンデンサパッド３１〜３３を設けることで、これらのコンデンサパッドにコンデンサ３９を搭載したときのESLv1、ESRv1、ESLg1、及びESRg1の各々の値をコンデンサパッド３１〜３３毎に変えることができる。
そして、このようなESLv1、ESRv1、ESLg1、及びESRg1の値の変化によって、各コンデンサパッド３１〜３３毎に並列共振周波数h1〜h3の値も変えることができる。
但し、第１の配線４１と第３の配線４３の各々の配線長が等しかったり、第２の配線４２と第４の配線４４の各々の配線長さが等しかったりすると、上記したESLv1、ESRv1、ESLg1、ESRg1の値に変化が殆ど発生せず、並列共振周波数h1〜h3の値の変化も僅かとなってしまう。
そこで、本実施形態では、第１の配線４１の配線幅W1を第３の配線４３の配線幅W3よりも広くし、また、第２の配線４２の配線幅W2を第４の配線４４の配線幅W4よりも広くすることで、各配線幅W1〜W4に変化を持たせる。
配線幅が広ければ配線の抵抗が低くなり、上記したESRv1とESRg1も小さくなる。そのため、各コンデンサパッド３１〜３３のどれにコンデンサ３９を搭載するかに応じてESRv1とESRg1の各々の値に大きな変化をつけることができ、これにより各並列共振周波数h1〜h3の値の変化も大きくすることができる。
この結果、各並列共振周波数h1〜h3のいずれか一が半導体素子４０の動作周波数Fに近づいても、別の並列共振周波数を選択することでその並列共振周波数と動作周波数Fとの差を広げることができ、半導体装置の信号に大きなノイズが発生するのを抑制できる。
なお、上記では、各配線幅W1〜W4に変化を持たせることでESLv1、ESRv1、ESLg1、ESRg1の値をコンデンサパッド３１〜３３毎に変えるようにしたが、本実施形態はこれに限定されない。
図２８は、本実施形態の別の例について説明するための第１〜第３のコンデンサパッド３１〜３３の拡大平面図である。
この例では、第３の配線４３の配線長X3を第１の配線４１の配線長X1よりも長くすると共に、第４の配線４４の配線長X4を第２の配線４２の配線長X2よりも長くする。
配線長が長ければ配線の実抵抗が高くなり、上記したESLv1、ESRv1、ESLg1、及びESRg1も大きくなる。そのため、各コンデンサパッド３１〜３３のどれにコンデンサ３９を搭載するかに応じてESLv1、ESRv1、ESLg1、及びESRg1の各々の値に大きな変化をつけることができ、これにより各並列共振周波数h1〜h3の値の変化も大きくすることができる。
次に、本実施形態のシミュレーション結果について説明する。
図２９は、シミュレーションにより得られた半導体装置用基板３０のインピーダンス曲線である。
なお、シミュレーションに使用した半導体装置用基板３０の平面サイズや層構造は、第１実施形態のシミュレーション（図２４）で使用したのと同じである。
また、このシミュレーションでは、第１の配線４１と第２の配線４２の各々の配線幅W1、W2を共に１００μmとし、第３の配線４３と第４の配線４４の各々の配線幅W3、W3を共に２０μmとした。
一方、配線長X1〜X4については全て２．８mmとした。
また、各パッド３１ａ〜３３ａ、３１ｂ〜３３ｂの平面形状については、短辺の長さD1が１．２mmで長辺の長さD2が１．４mmの矩形とした。
図２９において、m1、m2は、それぞれ第２のコンデンサパッド３２と第３のコンデンサ３９を搭載したときの並列共振周波数（X）とそのピーク高さ（Y）からなる座標点である。
また、m3、m4は、それぞれ第２のコンデンサパッド３２と第３のコンデンサパッド３３にコンデンサ３９を搭載したときの第１の共振周波数（X）とそのインピーダンス値（Y）からなる座標点である。
図２９の座標点m1、m2に示されるように、上記のように配線幅W1〜W4を異ならせることで、第２のコンデンサパッド３２と第３のコンデンサパッド３３のどちらにコンデンサ３９を搭載するかにより並列共振周波数を変えることができることが明らかとなった。
（第３実施形態）
図３０は、本実施形態に係る半導体装置用基板３０が備える第１、第２のコンデンサパッド３１、３２の拡大平面図である。なお、図３０において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
第１実施形態では、図１２に示したように、第１の電源パッド３１ａと第１の接地パッド３１ｂの下に第１のビア５１と第２のビア５２を設けた。
しかしながら、配線レイアウトの制限から各パッド３１ａ、３１ｂの下にビア５１、５２を形成できない場合が想定される。
この場合は、図３０に示すように、第１の電源パッド３１ａと第１の接地パッド３１ｂの各々の横に延長部３１ｘを設け、その延長部３１ｘの下に各ビア５１、５２を形成するのが好ましい。
このようにすると、配線レイアウトの制限が原因で、第１の電源パッド３１ａと第１のビア５１との配線長が長くなったり、第２の電源パッド３１ｂと第２のビア５２との配線長が長くなったりするのを抑制することができる。これにより、配線長の増加に伴うインダクタンスの増加を防止でき、コンデンサ３９による電源電圧のふらつき防止の効果を維持することが可能となる。
なお、図３０では、第１実施形態で説明した第３のコンデンサパッド３３を省いているが、第１実施形態と同様に第２のコンデンサパッド３２に第３のコンデンサパッド３３を接続してもよい。
（第４実施形態）
図３１は、本実施形態に係る半導体装置用基板３０が備える第１、第２のコンデンサパッド３１、３２の拡大平面図である。なお、図３１において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図３１に示すように、本実施形態では、実質的に基板３０の全面を覆うベタ状に第１の接地パッド３１ｂを形成する。そして、第１の接地パッド３１ｂに開口３１ｆを設け、その開口３１ｆ内に第１及び第２の電源パッド３１ａ、３２ａや第２の接地パッド３２ｂを設ける。
なお、このように第１の接地パッド３１ｂをベタ状にするのではなく、図３２の拡大平面図のように第１の電源パッド３１ａをベタ状にしてもよい。
この場合は、第１の電源パッド３１ａに開口３０ｅを設け、その開口３０ｅ内に第１及び第２の接地パッド３１ｂ、３２ｂや第２の電源パッド３２ａを設ければよい。
（第５実施形態）
図３３は、本実施形態に係る半導体装置用基板３０が備える第１、第２のコンデンサパッド３１、３２の拡大平面図である。なお、図３３において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
図３３に示すように、本実施形態では、第１の配線４１と第２の配線４２の各々に屈曲部Pを設ける。
これにより、第１の配線４１と第２の配線４２との間隔T1が、第１の電源パッド３１ａと第１の接地パッド３１ｂとの間隔T2や、第２の電源パッド３２ａと第２の接地パッド３２ｂとの間隔T2よりも狭くなる。
このようにすると、各配線４１、４２に屈曲部Pを設けない場合と比較して各配線４１、４２が強くカップリングするようになる。そのため、これらの配線４１、４２における実効的なインダクタンスが小さくなり、既述のESLv1やESLg1を小さくすることができる。
図３４は、第２のコンデンサパッド３２にコンデンサを搭載した場合における半導体装置用基板３０のインピーダンス曲線L4を示すグラフである。
なお、図３４では、比較のために、第１の配線４１と第２の配線４２に上記の屈曲部Pを設けず、これらの配線４１、４２の平面レイアウトをストレート状にした場合のインピーダンス曲線L5も併記してある。
インピーダンス曲線L4には第１の共振周波数f2と第２の共振周波数g2が存在し、これらの間に並列共振周波数h2が現れる。そして、並列共振周波数h2のピーク高さは、ターゲットインピーダンスZ0から離れるように、なるべく低くするのが好ましい。
本願発明者は、上記のように各配線４１、４２をカップリングさせてESLv1とESLg1とを小さくすると、各配線４１、４２に屈曲部Pを設けない場合よりも並列共振周波数h2のピーク高さが低くなることを見出した。
図３５は、このことを確かめるために行ったシミュレーション結果を示す図である。
このシミュレーションでは、上記した本実施形態と比較例の各々についてインピーダンス曲線を算出した。
このうち、本実施形態においては、上記のように第１の配線４１と第２の配線４２を屈曲させることによりこれらを近接させた。第１の配線４１と第２の配線４２との間隔T1は２０μmである。
一方、比較例では、このように各配線４１、４２を屈曲させずにストレート状の平面形状とした。
なお、本実施形態と比較例のいずれにおいても、各パッド３１ａ、３２ａ、３１ｂ、３２ｂの平面形状を短辺の長さD1が１．２mmで長辺の長さD2が１．４mmの矩形状とした。また、第１の電源パッド３１ａと第２の電源パッド３２ａとの間隔L1は２．８mmであり、各配線４１、４２の幅W0（図３３参照）は２０μmである。
図３５において、m1、m2は、それぞれ比較例と本実施形態において第２のコンデンサパッド３２にコンデンサ３９を搭載したときの並列共振周波数（X）とそのピーク高さ（Y）からなる座標点である。
これらm1、m2を比較して分かるように、本実施形態のように各配線４１、４２を近接させた方が、比較例よりも並列共振周波数（X）のピーク高さ（Y）を低くできることが確認できた。
このような効果は、特に、各配線４１、４２の間隔T1とこれらの配線４１、４２の幅W0との比（T1／W0）を２以下とするときに顕著となる。
（第６実施形態）
本実施形態では、第１実施形態で説明した半導体装置用基板３０を備えた半導体装置の製造方法について説明する。
図３６は、本実施形態に係る半導体装置の製造方法について説明するためのフローチャートの例である。
まず、ステップＳ１において半導体装置用基板３０（図１１参照）を設計し、ステップＳ２においてその半導体装置用基板３０を実際に作製する。
また、これらのステップＳ１、Ｓ２に並行して、ステップＳ９で半導体素子４０の設計をし、ステップＳ１０で半導体装置４０の作製を行う。
次いで、ステップＳ３に移り、ステップＳ１０で作製した半導体素子４０とコンデンサ３９とを半導体装置用基板３０に搭載してなるサンプルを作製する。
そのサンプルは、基板３０上でのコンデンサ３９の位置に応じて例えば３条件で作製される。
三つのうちの一つは第１のコンデンサパッド３１にコンデンサ３９を搭載したものである。そして、残りの二つのサンプルのうちの一方は第２のコンデンサパッド３２にコンデンサ３９を搭載したものであり、他方は第３のコンデンサパッド３３にコンデンサ３９を搭載したものである。
次いで、ステップＳ４に移り、上記した三つのサンプルの各々について電気特性試験を行う。
その電気特性試験においては、例えば、電源電圧のノイズの大きさや信号波形等が検査される。
その後、ステップＳ５に移り、ステップＳ４での電気特性試験の結果に基づき、上記した三つのサンプルの特性の比較を行う。例えば、電源電圧のノイズの大きさが三つのサンプルにおいて比較される。
なお、これらのステップＳ４、Ｓ５については、自社内で行わず、製品の出荷先である客先内でおこなってもよい。
次に、ステップＳ６に移り、ステップＳ５での比較に基づいて、電源電圧のノイズが最も小さいサンプルを選ぶ。そして、第１〜第３のコンデンサパッド３１〜３３のうち、選ばれたサンプルにおけるのと同じコンデンサパッドを量産時にコンデンサ３９を搭載するコンデンサパッドとして選定する。
そして、ステップＳ７に移り半導体装置の量産を開始する。量産にあたっては、製品用の半導体装置用基板３０にステップＳ１０で作製した半導体素子４０を搭載すると共に、ステップＳ６で選定されたコンデンサパッドにコンデンサ３９を搭載する。
その後に、ステップＳ８に移り、完成した半導体装置を出荷する。
以上により、本実施形態に係る半導体装置の製造方法の基本ステップを終了する。
上記した本実施形態によれば、第１〜第３のコンデンサパッド３１〜３３の上に実際にコンデンサ３９を搭載し、これらのコンデンサパッドの中から最も電源ノイズが小さくなるものを選定する。
（その他の実施形態）
第１実施形態では、図１４に示したように、多層配線層５７の最上層に各パッド３１ｂ〜３３ｂを形成した。
パッド３１ａ〜３１ａや３１ｂ〜３３ｂの形成部位はこれに限定されず、図３７のように多層配線層５７の最下層に各パッド３１ａ〜３１ａ、３１ｂ〜３３ｂを形成してもよい。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 多層配線層と、
前記多層配線層の最上層又は最下層の上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、
前記多層配線層の最上層又は最下層の上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、
を有することを特徴とする半導体装置用基板。
（付記２） 前記第１の配線の長さと前記第２の配線の長さは等しいことを特徴とする付記１記載の半導体装置用基板。
（付記３） 前記第１のコンデンサパッドは、半導体素子が搭載される位置の周囲に複数個設けられることを特徴とする付記１記載の半導体装置用基板。
（付記４） 前記第２のコンデンサパッドは、前記複数の第１のコンデンサパッドそれぞれに対して設けられることを特徴とする付記３記載の半導体装置用基板。
（付記５） 前記多層配線層の最上層又は最下層の上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッドと、
を有することを特徴とする付記１記載の半導体装置用基板。
（付記６） 前記第１の配線の長さと前記第３の配線の長さは等しく、
前記第２の配線の長さと前記第４の配線の長さは等しい、
ことを特徴とする付記５記載の半導体装置用基板。
（付記７） 前記多層配線層の最上層又は最下層の上に設けられ、前記第１の電源パッドと第３の配線により接続される第３の電源パッドと、前記第１の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッドと、
を有することを特徴とする付記１に記載の半導体装置用基板。
（付記８） 前記第１の配線と前記第３の配線のそれぞれの配線幅が異なり、
前記第２の配線と前記第４の配線のそれぞれの配線幅が異なることを特徴とする付記７に記載の半導体装置用基板。
（付記９） 前記第１の配線と前記第３の配線のそれぞれの配線長が異なり、
前記第２の配線と前記第４の配線のそれぞれの配線長が異なることを特徴とする付記７に記載の半導体装置用基板。
（付記１０） 前記第１の配線と前記第２の配線との間隔は、前記第１の電源パッドと前記第１の接地パッドとの間隔よりも狭いことを特徴とする付記１に記載の半導体装置用基板。
（付記１１） 前記第１のビアは、前記第１の電源パッドの下に複数設けられ、
前記第２のビアは、前記第１の接地パッドの下に複数設けられることを特徴とする付記１〜１０のいずれかに記載の半導体装置用基板。
（付記１２） 前記第１のビアは前記第１の電源パッドの横に設けられ、
前記第２のビアは前記第１の接地パッドの横に設けられることを特徴とする付記１〜１０のいずれかに記載の半導体装置用基板。
（付記１３） 前記第１の接地パッドは、前記第１の電源パッドと前記第２のコンデンサパッドとを内側に含む開口を備えることを特徴とする付記１に記載の半導体装置用基板。
（付記１４） 前記第１の電源パッドは、前記第１の接地パッドと前記第２のコンデンサパッドとを内側に含む開口を備えることを特徴とする付記１に記載の半導体装置用基板。
（付記１５） 多層配線層と、
前記多層配線層の最上層上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、
前記多層配線層の最上層上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、
を有する半導体装置用基板と、
前記第１のコンデンサパッドまたは前記第２のコンデンサパッドのいずれかに接続されたコンデンサと、
前記半導体装置用基板上に配設された半導体素子と、
を含むことを特徴とする半導体装置。
（付記１６） 前記第１の配線の長さと前記第２の配線の長さは等しいことを特徴とする付記１５記載の半導体装置。
（付記１７） 前記第１のコンデンサパッドは、前記半導体素子の周囲に複数設けられることを特徴とする付記１５又は付記１６に記載の半導体装置。
（付記１８） 前記第２のコンデンサパッドは、前記第１のコンデンサパッドのそれぞれに対して設けられることを特徴とする付記１７に記載の半導体装置。
（付記１９） 前記半導体装置用基板は、
前記多層配線層の最上層上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッド
を有することを特徴とする付記１５〜１８のいずれかに記載の半導体装置。
（付記２０） 多層配線層と、
前記多層配線層の最上層上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、
前記多層配線層の最上層上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、
前記多層配線層の最上層上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッドと
を有する半導体装置用基板と、
前記第１のコンデンサパッド、又は前記第２のコンデンサパッド、又は前記第３のコンデンサパッドのいずれかに接続されたコンデンサと、
前記半導体装置用基板上に配設された半導体素子と、
を含むことを特徴とする半導体装置。
１、３０…半導体装置用基板、３…電源層、４…グランド層、５…絶縁層、６…電源パッド、７…接地パッド、１０…コンデンサパッド、１１…半導体素子搭載領域、１２…電源電極、１３…接地電極、１６…第１のビア、１７…第２のビア、１９…コンデンサ、２０…半導体素子、３１〜３３…第１〜第３のコンデンサパッド、３１ａ〜３３ａ…第１〜第３の電源パッド、３１ｂ〜３３ｂ…第１〜第３の接地パッド、３１ｅ、３１ｆ…開口、３１ｘ…延長部、３５…半導体素子搭載領域、３９…コンデンサ、３９ａ、３９ｂ…コンデンサの電極、４０…半導体素子、４０ａ…機能ブロック、４０ｂ…一辺、４１〜４４…第１〜第４の配線、５１、５２…第１及び第２のビア、５３…電源層、５４…グランド層、５５…信号層、５６…絶縁層、５７…多層配線層、６１〜６３…第３〜第５のビア、６６…アンダーフィル材、６８…電極パッド、６９…外部接続端子、７０…ハンダ、７１…電源電極、７２…接地電極、７３…信号電極、P…屈曲部。

Claims (10)

  1. 多層配線層と、
    前記多層配線層の最上層又は最下層の上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、
    前記多層配線層の最上層又は最下層の上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、
    を有することを特徴とする半導体装置用基板。
  2. 前記第１の配線の長さと前記第２の配線の長さは等しいことを特徴とする請求項１記載の半導体装置用基板。
  3. 前記第１のコンデンサパッドは、半導体素子が搭載される位置の周囲に複数個設けられることを特徴とする請求項１記載の半導体装置用基板。
  4. 前記第２のコンデンサパッドは、前記複数の第１のコンデンサパッドそれぞれに対して設けられることを特徴とする請求項３記載の半導体装置用基板。
  5. 前記多層配線層の最上層又は最下層の上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッドと、
    を有することを特徴とする請求項１記載の半導体装置用基板。
  6. 前記第１の配線の長さと前記第３の配線の長さは等しく、
    前記第２の配線の長さと前記第４の配線の長さは等しいことを特徴とする請求項５記載の半導体装置用基板。
  7. 前記第１の配線と前記第２の配線との間隔は、前記第１の電源パッドと前記第１の接地パッドとの間隔よりも狭いことを特徴とする請求項１に記載の半導体装置用基板。
  8. 多層配線層と、
    前記多層配線層の最上層上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、
    前記多層配線層の最上層上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、
    を有する半導体装置用基板と、
    前記第１のコンデンサパッドまたは前記第２のコンデンサパッドのいずれかに接続されたコンデンサと、
    前記半導体装置用基板上に配設された半導体素子と、
    を含むことを特徴とする半導体装置。
  9. 前記半導体装置用基板は、
    前記多層配線層の最上層上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッド
    を有することを特徴とする請求項８に記載の半導体装置。
  10. 多層配線層と、
    前記多層配線層の最上層上に設けられ、前記多層配線層のうち電源層に第１のビアによって接続される第１の電源パッドと、前記多層配線層のうちグランド層に第２のビアによって接続される第１の接地パッドとからなる第１のコンデンサパッドと、
    前記多層配線層の最上層上に設けられ、前記第１の電源パッドと第１の配線により接続される第２の電源パッドと、前記第１の接地パッドと第２の配線により接続される第２の接地パッドとからなる第２のコンデンサパッドと、
    前記多層配線層の最上層上に設けられ、前記第２の電源パッドと第３の配線により接続される第３の電源パッドと、前記第２の接地パッドと第４の配線により接続される第３の接地パッドとからなる第３のコンデンサパッドと
    を有する半導体装置用基板と、
    前記第１のコンデンサパッド、又は前記第２のコンデンサパッド、又は前記第３のコンデンサパッドのいずれかに接続されたコンデンサと、
    前記半導体装置用基板上に配設された半導体素子と、
    を含むことを特徴とする半導体装置。
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