JP2014239121A - プリント回路板及び半導体パッケージ - Google Patents

Abstract

【課題】グラウンド導体又は電源導体から信号導体へのクロストークの低減、電源インダクタンスの低減、配線の高密度化の３つを調和させる。【解決手段】プリント配線板１４は、電源導体１１３と、グラウンド導体１１２と、複数の信号導体１１０，１１１と、を有している。導体層２１にて電源導体１１３とグラウンド導体１１２とが互いに隣接して配置されて電源導体群１２１が構成され、導体層２１にて２つ以上の信号導体１１０，１１１が互いに隣接して配置されて信号導体群１２０が構成されている。電源導体群１２１と信号導体群１２０とは互いに隣接して配置されている。信号導体群１２０の互いに隣接する２つの信号導体１１０，１１１の間隔をＳ、電源導体群１２１と信号導体群１２０との間隔をＳ１としたとき、Ｓ＜Ｓ１≰１０?Ｓの関係式を満足する。【選択図】図２

Description

本発明は、半導体パッケージをプリント配線板に実装して構成されたプリント回路板、及び半導体集積回路等の半導体素子をプリント配線板に実装して構成された半導体パッケージに関する。

半導体集積回路（ＬＳＩ：Large-Scale Integration）等の半導体素子がプリント配線板（パッケージ基板、インターポーザ）に実装されて半導体パッケージが構成されている。そして、半導体パッケージがプリント配線板（マザーボード）に実装されてプリント回路板が構成されている。プリント回路板には、半導体パッケージ、即ち半導体素子に電力を供給するための電源回路が実装されている。半導体パッケージの半導体素子は、プリント配線板（マザーボード及びインターポーザ）の電源配線及びグラウンド配線を通して、電源回路から電力が供給されて動作する。

ＬＳＩ内のトランジスタのスイッチング動作によって、電源配線とグラウンド配線に瞬時的に電流が発生する。電源配線およびグラウンド配線の寄生インダクタンス成分とＬＳＩ動作時の瞬時的な電流との積により、ＬＳＩの電源端子−グラウンド端子間に電源電位変動（電源ノイズ）が発生する。この電源ノイズによって、ＬＳＩの入出力回路に配置されているトランジスタの出力特性が不安定となり、信号配線の遅延時間が変動してタイミングエラーが発生する。

電源ノイズを低減させ、タイミングエラーを解消するためには、電源配線とグラウンド配線とを近接させ、配線間の磁気結合を強くすることによって相互インダクタンスを大きくし、実効インダクタンスを低減する対策が施されている。

例えば、特開２００９−２９５７３２号公報（特許文献１）では、同一層に並走する複数の信号配線の間に、電源配線とグラウンド配線とを隣接して設けることにより電源ノイズを低減している。

また、タイミングエラーの別の発生原因として、信号間のクロストークによる信号波形の乱れがある。そこで、従来から信号間のクロストークを低減するために、信号配線間の電磁結合を無くすためのシールドを設けることが知られている。

例えば、特開２００３−２０９３６７号公報（特許文献２）では、信号配線をＧＮＤ配線で囲うことで隣接信号からのクロストークを防止している。

特開２００９−２９５７３２号公報 特開２００３−２０９３６７号公報

しかしながら、上記特許文献１では、電源インダクタンスの低減に限定して述べており、グラウンド導体又は電源導体から信号導体へのクロストークの低減、電源インダクタンスの低減を両立させる構造については記載されていない。

一方、上記特許文献２では、信号配線をＧＮＤ配線で囲うため、信号導体とＧＮＤ導体との結合が強くなり、グラウンド導体から信号導体へのクロストークが発生してしまう。また、電源インダクタンスの低減については述べられていない。

そこで、本発明は、グラウンド導体又は電源導体から信号導体へのクロストークの低減、電源インダクタンスの低減を両立させるプリント回路板、及び半導体パッケージを提供する。

本発明のプリント回路板は、絶縁体層に隣接して導体層が形成されたプリント配線板と、電源端子、グラウンド端子及び複数の信号端子を有し、前記プリント配線板に実装された半導体パッケージと、を備え、前記プリント配線板は、前記電源端子に電気的に接続された電源導体と、前記グラウンド端子に電気的に接続されたグラウンド導体と、前記各信号端子に電気的に接続された複数の信号導体と、を有し、前記導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて電源導体群が構成され、前記導体層にて２つ以上の前記信号導体が互いに隣接して配置されて信号導体群が構成され、前記電源導体群と前記信号導体群とが互いに隣接して配置され、前記信号導体群の互いに隣接する２つの信号導体の間隔をＳ、前記電源導体群と前記信号導体群との間隔をＳ１としたとき、Ｓ＜Ｓ１≦１０×Ｓを満足することを特徴とする。

本発明によれば、電源導体及びグラウンド導体における電源インダクタンスが低減し、これにより電源電位変動が低減され、信号のジッタの発生が低減する。更に、電源導体又はグラウンド導体と信号導体との間のクロストークが低減し、信号のジッタの発生が低減する。

第１実施形態に係るプリント回路板の概略構成を示す説明図である。 図１のプリント配線板の一部を示す部分断面図である。 信号の遅延時間の変動の抑制メカニズムを説明するための図である。 信号の遅延時間の変動の抑制メカニズムを説明するための図である。 シミュレーションに用いたプリント配線板及びシミュレーション結果を示す図である。 第２実施形態における半導体パッケージが実装されたプリント配線板の一部を示す部分断面図である。 第２実施形態に係るプリント回路板の平面図である。 シミュレーション結果を示すグラフである。 シミュレーションに用いたプリント回路板の説明図である。 シミュレーション結果を示すグラフである。 シミュレーション結果を示すグラフである。 第２実施形態におけるプリント回路板の変形例を示す図である。 第３実施形態のプリント回路板のプリント配線板の一部を示す部分断面図である。 半導体パッケージを示す説明図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の概略構成を示す説明図である。プリント回路板１０は、マザーボードであるプリント配線板１４と、プリント配線板１４に実装された半導体装置である半導体パッケージ１１と、を備えている。また、プリント回路板１０は、プリント配線板１４に実装されたバイパスコンデンサ１３を備えている。

プリント配線板１４は、複数の導体層２１，２２，２３，２４が絶縁体層２５，２６，２７を介して積層されて構成された多層基板であり、本第１実施形態では、４層基板である。導体層２１は、一方の表層であり、導体層２４は、一方の表層とは反対側の他方の表層であり、導体層２２，２３は、これら一対の導体層２１，２４に挟まれて配置された内層である。

半導体パッケージ１１は、導体層２１に実装され、バイパスコンデンサ１３は、導体層２４に実装されている。半導体パッケージ１１は、パッケージ基板（インターポーザ）であるプリント配線板１７と、プリント配線板１７に実装されたＬＳＩ等の半導体素子１２と、を有している。

また、半導体パッケージ１１は、１つ以上の電源端子１５、１つ以上のグラウンド端子１６、及び複数の信号端子１８を有している。これら端子１５，１６，１８は、本第１実施形態では、半田ボールで構成されている。なお、本第１実施形態の半導体パッケージ１１は、ＢＧＡ（Ball Grid Array）型の半導体パッケージであり、複数の電源端子１５、複数のグラウンド端子１６、複数の信号端子１８を有している。これら信号端子１８は、信号を送信する送信端子又は信号を受信する受信端子である。

半導体パッケージ１１の一部の電源端子１５、一部のグラウンド端子１６、一部の信号端子１８は、直接、導体層２１の各配線導体に電気的に接続されている。また、半導体パッケージ１１の他の電源端子１５、他のグラウンド端子１６、他の信号端子１８は、それぞれ電源ヴィア３２、グラウンドヴィア３３、信号ヴィア３１を介して各導体層２２，２３，２４の各配線導体に電気的に接続されている。半導体パッケージ１１の電源端子１５、グラウンド端子１６は、それぞれ電源ヴィア３２、グラウンドヴィア３３を介してバイパスコンデンサ１３にも電気的に接続されている。

図２は、図１のプリント配線板１４の一部を示す部分断面図である。導体層２１は、絶縁体層２５に隣接して配置されている。

プリント配線板１４は、半導体パッケージ１１の電源端子１５に電気的に接続された電源導体１１３と、半導体パッケージ１１のグラウンド端子１６に電気的に接続されたグラウンド導体１１２と、を有している。また、プリント配線板１４は、各信号端子１８にそれぞれ電気的に接続された複数（図２では２つ）の信号導体１１０，１１１を有している。各電源導体１１３、グラウンド導体１１２、信号導体１１０，１１１は、導体層２１に沿って長手方向に延びる線状の導体（配線）である。そして、各電源導体１１３、グラウンド導体１１２、信号導体１１０，１１１は、長手方向に直交する幅方向の配線幅（導体幅）が共に同じ配線幅（導体幅）Ｗに設定されている。つまり、電源導体群１２１の電源導体１１３及びグラウンド導体１１２の導体幅が、信号導体群１２０の各信号導体１１０，１１１の導体幅と同一に設定されている。なお、電源導体１１３には、不図示の電源回路より、電源電位の電圧が印加され、グラウンド導体１１２には、不図示の電源回路より、グラウンド電位の電圧が印加される。

本第１実施形態では、電源導体１１３とグラウンド導体１１２とが導体層２１にて互いに隣接して配置されて電源導体群（電源導体対）１２１が構成されている。また、２つの信号導体１１０，１１１が間隔をあけて互いに隣接して配置されて信号導体群（信号導体対）１２０が構成されている。また、電源導体群１２１と信号導体群１２０とが間隔をあけて互いに隣接して配置されている。

４つの導体１１０，１１１，１１２，１１３は、互いに略同一方向に並行して配される部分を有する。図２では、その部分の断面を示している。

信号導体群１２０の互いに隣接する２つの信号導体１１０，１１１の間隔をＳ、電源導体群１２１と信号導体群１２０との間隔をＳ１とする。なお、本第１実施形態では、電源導体１１３とグラウンド導体１１２との間隔もＳとする。

このとき、間隔Ｓ，Ｓ１は、Ｓ＜Ｓ１≦１０×Ｓの関係式を満足するように設定されている。なお、本第１実施形態では、Ｗ≦Ｓである。間隔Ｓ１の上限値は、間隔Ｓの１０倍となっている。これにより、配線の高密度化が図られている。間隔Ｓは、製造プロセスによって決定すればよい。例えば、数十μｍであることが一般的である。

このような配線構造とすれば、電源導体１１３及びグラウンド導体１１２に伝搬する電源ノイズが低減され、遅延時間の変動（ジッタ）が抑制される。更に、電源導体１１３及びグラウンド導体１１２から信号導体１１１へのクロストークが低減され、遅延時間の変動（ジッタ）が抑制される。

以下、本第１実施形態による遅延時間の変動（ジッタ）の抑制メカニズムについて、図３、図４、図５を用いて説明する。

図３（ａ）は、導体層２０２に形成された３つの導体２１０，２１１，２１２の断面構造を示した模式図である。全ての導体２１０，２１１，２１２は、高さ２０［μｍ］、幅２０［μｍ］、間隙（間隔）２０［μｍ］で形成されている。

図３（ｂ）は、シミュレーションに用いた回路構成を示す図である。この図３（ｂ）では、図３（ａ）に示した断面構造を２次元の電磁界解析によって作成した配線モデルを用いている。導体２１０に信号を入力したときに、導体２１２に流れる貫通電流が導体２１１に伝搬する影響をシミュレーションした。

ＬＳＩである半導体素子２０１の信号を送信する信号端子に導体２１０の一端を接続し、他端側のノード２２０に受信回路である０．５［ｐＦ］の容量素子で終端し、立ち上がり時間が１００［ｐｓｅｃ］の信号を入力した。

半導体素子２０１の電源端子には、理想電源が接続され、グラウンド端子には導体２１２の一端が接続されている。導体２１１の両端は、それぞれ５０［Ω］のプルダウン抵抗を介してグラウンドに接続されている。半導体素子２０１側から見た時の遠端（他端）側に位置して導体２１１が抵抗と接続されるノードを２２１、受信回路のグラウンド電位側のノードを２２３とする。

図３（ｃ）は、シミュレーション結果を示すグラフである。この図３（ｃ）では、図３（ｂ）に示した回路構成において、全ての導体２１０，２１１，２１２の配線長を１０［ｍｍ］として、導体２１１の電位をグラウンドに固定したときの回路シミュレーションで得られた波形を示している。ノード２２０で観測される波形が２３０、ノード２２１で観測される波形が２３１、ノード２２２とノード２２４との電位差を示した波形が２３２である。

導体２１１は導体２１２と強く電磁結合しているため、グラウンド電位に固定されていたノード２２１の波形２３１が、信号の立ち上がりに同期して負の電位に遷移した後に振動している。

図４（ａ）は、シミュレーションに用いた回路構成を示す図である。図４（ａ）では、図３（ａ）に示した配線モデルを用いている。この図４（ａ）の配線モデルを用いて、電源配線に流れる貫通電流が導体２１１に伝搬する影響をシミュレーションした。

図４（ａ）において、図３（ｂ）との違いは、中心に位置する導体２１２を、半導体素子２０１の電源端子に接続し、半導体素子２０１のグラウンド端子を理想グラウンドに接続していることである。

半導体素子２０１から見たときの遠端（他端）側に位置して導体２１０が受信回路と接続されるノードを３２０、導体２１１が抵抗と接続されるノードを３２１、導体２１２が理想電源と接続されるノードを３２２とする。受信回路のグラウンド電位側のノードを３２３とする。

図４（ｂ）は、シミュレーション結果を示すグラフである。この図４（ｂ）では、図４（ａ）に示した回路構成において、全ての導体２１０，２１１，２１２の配線長を１０［ｍｍ］として、導体２１１をグラウンド電位に固定したときの回路シミュレーションで得られた波形を示している。

ノード３２０で観測される波形が３３０、ノード３２１で観測される波形が３３１、ノード３２４とノード３２３との電位差を示した波形が３３２である。導体２１１は電源導体と強く電磁結合しているため、グラウンド電位に固定されていたノード３２１の波形３３１は、信号の立ち上がりに同期して正の電位に遷移した後に振動している。

以上の２つの解析結果から、電源導体と強く電磁結合する信号導体と、グラウンド導体と強く電磁結合する信号導体が混在する場合、貫通電流によって信号導体の波形に差異が発生することによって、信号の遅延時間の差異を引き起こすことが分かる。

次に、図２に示した断面構造における導体間の電磁結合の強さについて説明する。図５（ａ）は、導体層４０２に形成された８つの導体４１０〜４１７の断面構造を示した模式図である。プリント配線板は、電源導体及びグラウンド導体を複数有している。また、プリント配線板は、信号導体を複数有している。

図５（ａ）では、プリント配線板は、複数の電源導体４１２，４１６、複数のグラウンド導体４１３，４１７、複数の信号導体４１０，４１１，４１４，４１５を有している。

電源導体４１２，４１６は、半導体パッケージ１１の複数ある電源端子１５にそれぞれ電気的に接続されているものとする。なお、１つの電源端子１５に複数の電源導体４１２，４１６が接続されている場合であってもよい。また、グラウンド導体４１３，４１７は、半導体パッケージ１１の複数あるグラウンド端子１６にそれぞれ電気的に接続されているものとする。なお、１つのグラウンド端子１６に複数のグラウンド導体４１３，４１７が接続されている場合であってもよい。各信号導体４１０，４１１，４１４，４１５は、半導体パッケージ１１のそれぞれ異なる信号端子１８に電気的に接続されている。

本第１実施形態では、電源導体群及び信号導体群がそれぞれ複数構成されている。つまり、電源導体４１２及びグラウンド導体４１３で電源導体群４３１が構成され、電源導体４１６及びグラウンド導体４１７で電源導体群４３２が構成されている。また、２つの信号導体４１０，４１１で信号導体群４２１が、２つの信号導体４１４，４１５で信号導体群４２２がそれぞれ構成されている。

信号導体群のうち、外側に位置する一方の信号導体が電源導体群のグラウンド導体に隣接し、信号導体群のうち、外側に位置する他方の信号導体が電源導体群の電源導体に隣接するよう、電源導体群と信号導体群とが、導体層４０２に交互に配置されている。即ち、信号導体群４２１、電源導体群４３１、信号導体群４２２、電源導体群４３２の順に電源導体群と信号導体群とが、導体層４０２に交互に配置されている。そして、信号導体群４２１の他方の信号導体４１１が電源導体群４３１の電源導体４１２に隣接し、信号導体群４２２の一方の信号導体４１４が電源導体群４３１のグラウンド導体４１３に隣接している。また、信号導体群４２２の他方の信号導体４１５が電源導体群４３２の電源導体４１６に隣接している。

信号導体４１０と信号導体４１１、信号導体４１４と信号導体４１５、電源導体４１２とグラウンド導体４１３、電源導体４１６とグラウンド導体４１７が共に同じ間隔（間隙）Ｓで並設されている。隣り合う電源導体群と信号導体群との間隔（間隙）は全て同じＳ１としている。即ち、隣り合う信号導体４１１と電源導体４１２との間隔、隣り合うグラウンド導体４１３と信号導体４１４との間隔、隣り合う信号導体４１５と電源導体４１６との間隔が共に同じＳ１である。

ここで、電源導体４１２とグラウンド導体４１３、電源導体４１６とグラウンド導体４１７を互いに隣接させているので、電源導体及びグラウンド導体の相互インダクタンスによりインピーダンスが低減し、電源電位変動（電源ノイズ）が抑制される。つまり、電源導体４１２，４１６及びグラウンド導体４１３，４１７における電源インダクタンスが低減し、これにより電源電位変動が低減される。従って、信号のジッタの発生が低減する。

図５（ａ）に示す配線構造は、図２に示した配線構造に対して、導体層２１の配線領域を拡張したものを示している。即ち、図５（ａ）に示す配線構造は、図２に示した配線構造を２つ並設させたものである。このように、図２に示した配線構造を最小単位として、複数並設させた構造であってもよい。また、図２に示す配線構造に対して、信号導体群又は電源導体群を最小単位として、複数並設させた構造であってもよい。その際、信号導体群と電源導体群とが交互に配置されるように並設させることで、必要な信号導体数に拡張することが可能となる。

図５（ｂ）は、シミュレーション結果を示すグラフである。図５（ａ）に示した断面構造から２次元の電磁界解析によって抽出した電気特性の中から、隣接導体間の相互インダクタンスを確認した。

全ての導体４１０〜４１７は、高さと幅が２０［μｍ］、間隔（間隙）Ｓを２０［μｍ］とした。図５（ｂ）の横軸は間隔Ｓ１の距離を示し、１０［μｍ］から７００［μｍ］まで変化させた。縦軸は電源導体４１２とグラウンド導体４１３との相互インダクタンスから、グラウンド導体４１３と信号導体４１４との相互インダクタンスを差し引いた差分を示している。

差分が０となる場合、電源導体４１２とグラウンド導体４１３との結合が、グラウンド導体４１３と信号導体４１４との結合と等しい状態となる。一方、０より小さくなれば、信号導体４１４はグラウンド導体４１３からの電源ノイズ、即ちクロストークを強く受けることになる。０より大きくなれば、電源導体４１２とグラウンド導体４１３とが強く結合するため、信号導体４１４に及ぼす電源ノイズの伝搬を抑制できる。

以上から、差分を０以上にすることで電源ノイズの影響を抑制し、信号の遅延時間変動（ジッタ）の制御を、主として信号導体４１４に隣接する信号導体４１５からのクロストークに限定することが可能となる。

なお、間隔Ｓ１の距離を大きくすれば、電源導体またはグラウンド導体から信号導体へ伝搬する電源ノイズを低減できるが、配線密度が低下して高密度化を阻害することになる。

そこで、上述した相互インダクタンスの差分を示す特性を確認すると、間隔Ｓ１が２００［μｍ］を超える領域において変化量が小さくなる。つまり、間隔Ｓ１は間隔Ｓの１０倍以下であれば良い。これにより、配線の高密度化を実現することができる。なお、更なる配線の高密度化を実現するには、３×Ｓ以下が望ましい。即ち、Ｓ＜Ｓ１≦３×Ｓの関係式を満足するように設定するのが好ましい。

このように、本第１実施形態によれば、単一の導体層に形成された信号導体に対して、電源導体又はグラウンド導体から伝搬する電源ノイズを低減することによって、遅延時間を均一化させることが可能となる。

以上の説明では、説明を簡単にするために全ての導体の断面を長方形で図示して説明したが、この断面形状に限定するものではない。例えば、台形形状のような長方形と異なる断面形状であってもよい。そのときには、例えば導体が絶縁体と接する底辺部分のように、全ての導体で同じ位置を基準として間隔Ｓ、間隔Ｓ１を計測すればよい。

また、電源導体とグラウンド導体の形成される位置に制約は無く、各々一つずつ隣接して存在していればよい。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図６は、本発明の第２実施形態における半導体パッケージが実装されたプリント配線板の一部を示す部分断面図である。また、図７は、本発明の第２実施形態に係るプリント回路板の平面図である。図７（ａ）は、半導体パッケージの平面図、図７（ｂ）は、プリント配線板の第１導体層の平面図、図７（ｃ）は、プリント配線板の第２導体層の平面図である。

本第２実施形態のプリント回路板は、プリント配線板６０１と、プリント配線板６０１に実装された半導体パッケージ１１と、を有している。

プリント配線板６０１は、複数の導体層（例えば上記第１実施形態と同様、４つの導体層）が絶縁体層を介して積層されて構成されており、図６では、絶縁体層６０３を介して互いに隣接する２つの導体層６０２，６０４を示している。つまり、プリント配線板６０１は、少なくとも２つの導体層が積層された２層以上の多層基板であればよく、そのプリント配線板６０１のうちの互いに隣接する２つの導体層６０２，６０４を図示している。本第２実施形態において、上記第１実施形態と異なるのは、プリント配線板の配線構造であり、上記第１実施形態と同様の部分については同一符号を付している。

本第２実施形態では、プリント配線板６０１は、第１導体層である導体層６０２と、第２導体層である導体層６０４とが絶縁体層６０３を介して隣接するように積層されて構成されている。図６では、他の導体層及び他の絶縁体層は図示を省略している。なお、導体層６０２を第１導体層、導体層６０４を第２導体層としているが、これらは相対的なものであり、導体層６０４を第１導体層、導体層６０２を第２導体層としてもよい。

本第２実施形態では、導体層６０２は、表層であり、導体層６０２には、半導体パッケージ１１が実装されている。導体層６０４は、内層である。

導体層６０２と導体層６０４とは、高さＤの絶縁体層６０３を介して隣接して形成されている。つまり、導体層６０２と導体層６０４との間隔がＤである。

半導体パッケージ１１は、図７（ａ）に示すように、半田ボールで構成された、複数の信号端子１８と、複数の電源端子１５と、複数のグラウンド端子１６と、を有している。

プリント配線板６０１は、半導体パッケージ１１の複数の信号端子１８のそれぞれに電気的に接続された複数の信号導体６１０，６１１，６１６，６１７を有している。また、プリント配線板６０１は、半導体パッケージ１１の複数の電源端子１５のそれぞれに電気的に接続された複数の電源導体６１３，６１５を有している。また、プリント配線板６０１は、半導体パッケージ１１の複数のグラウンド端子１６のそれぞれに電気的に接続された複数のグラウンド導体６１２，６１４を有している。

なお、１つの電源端子１５に複数の電源導体６１３，６１５が接続されている場合であってもよい。また、１つのグラウンド端子１６に複数のグラウンド導体６１２，６１４が接続されている場合であってもよい。

本第２実施形態では、導体層６０２にて電源導体６１３とグラウンド導体６１２とが互いに隣接して配置されて第１電源導体群である電源導体群（電源導体対）６３１が構成されている。また、導体層６０２にて２つの信号導体６１０，６１１が互いに隣接して配置されて第１信号導体群である信号導体群（信号導体対）６２１が構成されている。

また、導体層６０２に絶縁体層６０３を介して隣接する導体層６０４にて電源導体６１５とグラウンド導体６１４とが互いに隣接して配置されて第２電源導体群である電源導体群（電源導体対）６３２が構成されている。また、導体層６０４にて２つの信号導体６１６，６１７が互いに隣接して配置されて第２信号導体群である信号導体群（信号導体対）６２２が構成されている。

本第２実施形態では、電源導体群６３１と信号導体群６２１とが互いに隣接して配置されている。また、電源導体群６３２が絶縁体層６０３を介して信号導体群６２１に対向し、信号導体群６２２が絶縁体層６０３を介して電源導体群６３１に対向するよう、電源導体群６３２と信号導体群６２２とが、互いに隣接して配置されている。

本第２実施形態では、信号導体群６２１及び信号導体群６２２が、それぞれ２つの信号導体で構成されている。そして、信号導体群６２１の一方の信号導体６１１が、導体層６０２にて電源導体群６３１のグラウンド導体６１２に隣接すると共に、電源導体群６３２の電源導体６１５に絶縁体層６０３を介して対向している。更に、信号導体群６２２の一方の信号導体６１６が、導体層６０４にて電源導体群６３２の電源導体６１５に隣接すると共に、電源導体群６３１のグラウンド導体６１２に絶縁体層６０３を介して対向している。

プリント配線板６０１の導体層６０２には、図７（ｂ）に示すように、信号端子１８から延びる信号導体６１０，６１１、電源端子１５から延びる電源導体６１３、グラウンド端子１６から延びるグラウンド導体６１２が配置されている。

また、プリント配線板６０１には、信号端子１８、電源端子１５、グラウンド端子１６にそれぞれ接続される信号ヴィア３１、電源ヴィア３２及びグラウンドヴィア３３が形成されている。

プリント配線板６０１の導体層６０４には、図７（ｃ）に示すように、信号ヴィア３１，３１からそれぞれ延びる信号導体６１６，６１７、電源ヴィア３２から延びる電源導体６１５、グラウンドヴィア３３から延びるグラウンド導体６１４が配置されている。

導体層６０２に配置された４つの導体６１０，６１１，６１２，６１３は、長手方向に略同一方向に延びるように線状に形成され、長手方向に直交する幅方向の配線幅（導体幅）が共通の配線幅（導体幅）Ｗに設定されている。導体層６０４に配置された４つの導体６１４，６１５，６１６，６１７も、導体６１０〜６１３と同様の長手方向に略同一方向に延びるほうに線状に形成され、長手方向に直交する幅方向の配線幅が共通の配線幅Ｗに設定されている。

つまり、電源導体群６３１の電源導体６１３及びグラウンド導体６１２の導体幅が、信号導体群６２１の各信号導体６１０，６１１の導体幅と同一に設定されている。また、電源導体群６３２の電源導体６１５及びグラウンド導体６１４の導体幅が、信号導体群６２２の各信号導体６１６，６１７の導体幅と同一に設定されている。４つの導体６１４，６１５，６１６，６１７は、それぞれの導体６１０，６１１，６１２，６１３と中心が一致して対向する位置に配置されている。

信号導体群６２１の互いに隣接する２つの信号導体６１０，６１１の間隔、及び信号導体群６２２の互いに隣接する２つの信号導体６１６，６１７の間隔を共に同じ間隔Ｓとしている。また、電源導体群６３１のグラウンド導体６１２と電源導体６１３との間隔、及び電源導体群６３２のグラウンド導体６１４と電源導体６１５との間隔も共に同じ間隔Ｓとしている。

更に、電源導体群６３１と信号導体群６２１との間隔、及び電源導体群６３２と信号導体群６２２との間隔を共にＳ１としている。このとき、８つの導体６１０〜６１７は、Ｓ≦Ｓ１≦Ｄの関係式を満足するように配置されている。なお、本第２実施形態では、Ｗ≦Ｓである。また、Ｄ＜１０×Ｓである。

このような配線構造とすれば、電源導体及びグラウンド導体から各信号導体に伝搬する電源ノイズを低減して遅延時間変動を抑制することと、信号導体数の拡張を両立することが可能となる。

ここで、図６に示した断面構造における絶縁体層６０３の高さ（導体層６０２，６０４間の間隔）Ｄの有効範囲について説明する。図８は、シミュレーション結果を示すグラフである。シミュレーションでは、信号導体６１１とグラウンド導体６１２との間隔（間隙）Ｓ１を変化させている。そして、図８に示すグラフでは、グラウンド導体６１２と電源導体６１３との相互インダクタンス値から、信号導体６１１とグラウンド導体６１２との相互インダクタンス値を引いた差分を示している。全ての導体の高さと幅をそれぞれ２０［μｍ］、間隔Ｓを２０［μｍ］としたときに、絶縁体層６０３の高さＤを４０［μｍ］、６０［μｍ］、８０［μｍ］としたときの結果を示している。

相互インダクタンス値の差分が正の値であるとき、グラウンド導体６１２と電源導体６１３が、信号導体６１１とグラウンド導体６１２よりも強く結合していることになる。即ち、間隔Ｓ１が２０［μｍ］以上の状態において、電源導体６１３とグラウンド導体６１２間の結合が、信号導体６１１とグラウンド導体６１２間の結合より強くなっている。したがって、図８で間隔Ｓ１が２０［μｍ］より大きいとき、差分が正の値であるので、Ｓ＜Ｓ１であるのがよい。また高さＤを大きくしても、この傾向は変わらない。

つまり、２本が並行する信号導体６１０，６１１のうち一方の信号導体６１１に対してグラウンド導体６１２からの電源ノイズが伝搬するのを効果的に抑制することができる。導体層６０４に形成された導体６１６についても、同様の傾向となる。

換言すると、信号導体６１１は、グラウンド導体６１２に導体層６０２に沿う水平方向で隣接し、電源導体６１５に水平方向に垂直な垂直方向で隣接する。このように、信号導体６１１は、グラウンド導体６１２及び電源導体６１５に絶縁体を介して対向（隣接）しているので、一方に偏って強く結合することがなく、信号導体６１１には、電源ノイズが伝搬し難い構造となっている。

同様に、信号導体６１６は、電源導体６１５に導体層６０４に沿う水平方向で隣接し、グラウンド導体６１２に水平方向に垂直な垂直方向で隣接する。このように、信号導体６１６は、電源導体６１５及びグラウンド導体６１２に絶縁体を介して対向（隣接）しているので、一方に偏って強く結合することがなく、信号導体６１６には、電源ノイズが伝搬し難い構造となっている。

つまり、Ｓ１≦Ｄとすることで、信号導体６１１，６１６に隣接する電源導体６１５とグラウンド導体６１２との結合の偏りが抑制され、信号導体６１１，６１６に伝搬する電源ノイズを効果的に抑制することができる。

ところで、本第２実施形態の配線の断面構造は、信号導体の全区間に適用しなくともよい。例えば、信号を出力するデバイスから入力するデバイス間を接続する配線区間において、間隔Ｓが最も小さく且つ並走配線長が長い区間に適用することで、大きな効果を得ることが可能となる。

ここで、デバイスの代表的なものは、ＬＳＩや外部と信号を送受信するためのコネクタであり、本第２実施形態の構造で配線される信号は、全て同一属性の信号（例えばメモリのＤＱ属性）である必要はない。

なお、絶縁体層６０３の高さＤの上限値については、選択可能な材料によって決定すればよい。

次に本第２実施形態の効果について更に詳細に説明する。図９（ａ）は、プリント配線板８０１の導体層８０２，８０４に形成された導体８１０〜８２７の断面構造を示した模式図である。

図９（ａ）では、プリント配線板８０１は、複数の電源導体８１２，８１６，８２０，８２４、複数のグラウンド導体８１３，８１７，８２１，８２５、複数の信号導体８１０，８１１，８１４，８１５，８２２，８２３，８２６，８２７を有している。

電源導体８１２，８１６，８２０，８２４は、半導体パッケージ１１（図１参照）の複数ある電源端子１５にそれぞれ電気的に接続されているものとする。なお、１つの電源端子１５に複数の電源導体８１２，８１６，８２０，８２４が接続されている場合であってもよい。また、グラウンド導体８１３，８１７，８２１，８２５は、半導体パッケージ１１の複数あるグラウンド端子１６にそれぞれ電気的に接続されているものとする。なお、１つのグラウンド端子１６に複数のグラウンド導体８１３，８１７，８２１，８２５が接続されている場合であってもよい。各信号導体８１０，８１１，８１４，８１５，８２２，８２３，８２６，８２７は、半導体パッケージ１１のそれぞれ異なる信号端子１８に接続されている。

本第２実施形態では、第１電源導体群、第１信号導体群、第２電源導体群及び第２信号導体群がそれぞれ複数構成されている。つまり、電源導体８１２及びグラウンド導体８１３で第１電源導体群である電源導体群８７１が構成され、電源導体８１６及びグラウンド導体８１７で第１電源導体群である電源導体群８７２が構成されている。また、電源導体８２０及びグラウンド導体８２１で第２電源導体群である電源導体群８８１が構成され、電源導体８２４及びグラウンド導体８２５で第２電源導体群である電源導体群８８２が構成されている。

また、２つの信号導体８１０，８１１で第１信号導体群である信号導体群８５１が、２つの信号導体８１４，８１５で第１信号導体群である信号導体群８５２がそれぞれ構成されている。また、２つの信号導体８２２，８２３で第２信号導体群である信号導体群８６１が、２つの信号導体８２６，８２７で第２信号導体群である信号導体群８６２がそれぞれ構成されている。

第１導体層である導体層８０２には、複数の電源導体群８７１，８７２及び複数の信号導体群８５１，８５２が配置されている。また、導体層８０２に絶縁体層８０３を介して隣接する第２導体層である導体層８０４には、複数の電源導体群８８１，８８２及び複数の信号導体群８６１，８６２が配置されている。

第１信号導体群のうち、外側に位置する一方の信号導体が第１電源導体群のグラウンド導体に隣接し、外側に位置する他方の信号導体が第１電源導体群の電源導体に隣接するよう、第１電源導体群と第１信号導体群とが、第１導体層に交互に配置されている。第２信号導体群のうち、外側に位置する一方の信号導体が第２電源導体群のグラウンド導体に隣接し、外側に位置する他方の信号導体が第２電源導体群の電源導体に隣接するよう、第２電源導体群と第２信号導体群とが、第２導体層に交互に配置されている。

即ち、信号導体群８５１、電源導体群８７１、信号導体群８５２、電源導体群８７２の順に電源導体群と信号導体群とが、導体層８０２に交互に配置されている。そして、信号導体群８５１の他方の信号導体８１１が電源導体群８７１の電源導体８１２に隣接し、信号導体群８５２の一方の信号導体８１４が電源導体群８７１のグラウンド導体８１３に隣接している。また、信号導体群８５２の他方の信号導体８１５が電源導体群８７２の電源導体８１６に隣接している。

また、電源導体群８８１、信号導体群８６１、電源導体群８８２、信号導体群８６２の順に電源導体群と信号導体群とが、導体層８０４に交互に配置されている。そして、信号導体群８６１の一方の信号導体８２２が電源導体群８８１のグラウンド導体８２１に隣接し、信号導体群８６１の他方の信号導体８２３が電源導体群８８２の電源導体８２４に隣接している。また、信号導体群８６２の一方の信号導体８２６が電源導体群８８２のグラウンド導体８２５に隣接している。

信号導体８１０と信号導体８１１、信号導体８１４と信号導体８１５、電源導体８１２とグラウンド導体８１３、電源導体８１６とグラウンド導体８１７が共に同じ間隔（間隙）Ｓで並設されている。同様に、信号導体８２２と信号導体８２３、信号導体８２６と信号導体８２７、電源導体８２０とグラウンド導体８２１、電源導体８２４とグラウンド導体８２５が共に同じ間隔（間隙）Ｓで並設されている。隣り合う電源導体群と信号導体群との間隔（間隙）は全て同じＳ１としている。

図９（ｂ）は、シミュレーションで検証した回路の構成を示した図である。複数の信号端子を有する半導体パッケージ内のＬＳＩ等の半導体素子内の各送信回路８０９に、図９（ａ）で示した断面構造を二次元電磁界解析によって作成した配線モデルを接続している。

例えば、ノード８３０には信号導体８１５が、ノード８３１には信号導体８２２が接続されている。また、各送信回路８０９の入力端子には、複数の送信回路８０９の出力が同相や逆相で動作する１００［ＭＨｚ］のランダム信号を設定した。

図１０は、シミュレーション結果を示すグラフである。図９（ａ）の断面構造において、全ての導体を幅２０［μｍ］、高さ２０［μｍ］、間隔Ｓを２０［μｍ］、配線長を１０［ｍｍ］とした。また、絶縁体の高さＤを４０［μｍ］、６０［μｍ］、８０［μｍ］とした。これらの場合に、図９（ｂ）のノード８３０とノード８３１との間隔Ｓ１に応じて求めたアイパターンから測定したジッタ値をプロットしたものを図１０に示す。

ここで、論理値Ｌｏｗを認識するための電圧Ｖｉｌに相当する０．６５［Ｖ］と、論理値Ｈｉｇｈを認識するための電圧Ｖｉｈに相当する１．１５［Ｖ］において、Ｖｉｈ、Ｖｉｌを最初に通過する時間と、最後に通過する時間の差異をジッタとしている。従って、信号波形のばらつきが小さくなるとジッタの値も小さくなる。

図１０を見ると、間隔Ｓ１が大きくなるにつれて、ジッタの最大値が低減している。即ち、信号間の遅延時間のばらつきを抑制できていることが確認できる。

Ｌ／Ｓ／Ｄ＝２０／２０／４０条件におけるＳ＞Ｓ１領域と、Ｓ＜Ｓ１領域において、Ｓ１が小さくなる際のジッタの増加率を比べると、Ｓ＞Ｓ１での増加率が大きい。

例えば、Ｓ１が２５［μｍ］から２０［μｍ］に変化した場合と、Ｓ１が２０［μｍ］から１５［μｍ］に変化した場合（いずれもＳ１の変化が５［μｍ］）、ジッタ増加量は、各々約１０［ｐｓ］、約２０［ｐｓ］である。

これは、信号導体間の結合よりも、信号導体とＧＮＤもしくは電源導体との結合が大きくなる場合に、ＧＮＤもしくは電源導体から信号導体へのクロストークの影響が強くなることを示している。

図１１（ａ）は、図１０においてＳ１＝２０［μｍ］（＝Ｓ）の場合、図１１（ｂ）はＳ１＝３０［μｍ］（＞Ｓ）とした場合の波形（アイパターン）である。共に、絶縁体の高さＤは４０［μｍ］である。点線で示した波形は、電源導体８１６と同層８０２で近接する信号導体８１５が接続されるノード８３０を、実線がグラウンド導体８２１と同層８０４で近接する信号導体８２２が接続されるノード８３１となっている。両者図１１（ａ）と図１１（ｂ）とを比較すると、図１１（ｂ）の方が、波形の時間軸、電圧軸方向の差異が小さくなっていることが分かる。

即ち、Ｓ＝Ｓ１≦Ｄを満足するように設定した場合に比べ、Ｓ＜Ｓ１≦Ｄを満足するように設定した場合の方が、より効果的にジッタを低減できることが確認される。

ここで、間隔Ｓと間隔Ｓ１との関係について詳細に述べる。信号の高速化に伴い、信号の遅延時間を短くすることが求められるため、基本的に最短配線を実施するが、配線制約上、配線長にばらつきが出てしまう。

例えば、１［ｍｍ］の間隔で半田ボールが並ぶＬＳＩでは、これらの半導体同士を接続する信号を最短で配線するときには、信号の配線長差異が最大２［ｍｍ］相当となる場合がある。

プリント配線板の伝搬遅延時間は、一般に６［ｐｓｅｃ／ｍｍ］相当であることから、前記の配線長差異が発生した場合、１０［ｐｓｅｃ］程度の遅延ばらつきを許容していることになる。

従って、間隔Ｓと間隔Ｓ１との関係を用いて電源ノイズ伝搬による遅延バラツキの低減量は、１０［ｐｓｅｃ］以上得られることが望ましい。

そこで図１０を見ると、電源ノイズによる遅延時間の変動の低減量として１０［ｐｓｅｃ］以上を得るには、間隔Ｓが２０［μｍ］であるのに対して、間隔Ｓ１を２５［μｍ］以上とすることが望ましい。即ち、Ｓ：Ｓ１≧１：１．２５の関係式を満足することが望ましい。

なお、隣接層に形成する導体は、必ずしも２つの信号導体と、各々１つずつが並設される電源導体とグラウンド導体の４つを最小構成とする必要はない。上記第１実施形態で説明したように、間隔Ｓ、間隔Ｓ１及び絶縁体の高さＤの関係式（Ｓ≦Ｓ１≦Ｄ）を満足する形で導体を自由に追加すればよい。

並行する信号導体を３つ以上にする場合、絶縁体を介して対向する電源導体とグラウンド導体は、同一の導体層において互い違いに形成されていることが望ましい。

同様に、例えば図６において導体層６０２の上方に更に導体層が存在するときの絶縁体層は、絶縁体層６０３の高さＤと等しくする必要はなく、間隔Ｓ１以上を満足していればよい。

また、遅延時間のばらつきが、所望の性能を満足している場合、間隔Ｓ１を間隔Ｓと等しくしても良い。

以上、本第２実施形態によれば、２つ以上の導体層に形成された信号導体において、ジッタの低減効果を高めることが可能となる。

なお第２実施形態では、導体層６０２の電源導体群６３１におけるグラウンド導体６１２と電源導体６１３との配置関係と、導体層６０４の電源導体群６３２におけるグラウンド導体６１４と電源導体６１５との配置関係が同じであるがこれに限定しない。図１２は、第２実施形態におけるプリント回路板の変形例を示す図である。

図１２（ａ）は、プリント配線板１１０１の断面構造を示す断面図である。第１導体層である導体層１１０４と、第２導体層である導体層１１０６とが絶縁体層１１０５を介して隣接している。

導体層１１０４には、信号導体１１１２，１１１３が、導体層１１０６には、信号導体１１１４，１１１５がそれぞれ互いに隣接して配置されている。また、導体層１１０４には、電源導体１１１１及びグラウンド導体１１１０が、導体層１１０６には、電源導体１１１６及びグラウンド導体１１１７がそれぞれ互いに隣接して配置されている。グラウンド導体１１１０と電源導体１１１１との配置関係と、電源導体１１１６とグラウンド導体１１１７との配置関係とが逆である。

図１２（ｂ）は、ＬＳＩ等の素子を有する半導体パッケージ１１０２に形成される半田ボール群からなる端子群の一部を、図１２（ａ）の上面から見たときの平面図である。端子群は、グラウンド電位が印加される複数のグラウンド端子（グラウンド端子群）１１２０と電源電位が印加される複数の電源端子（電源端子群）１１２１、信号の送信又は受信用の複数の信号端子（信号端子群）１１２３がアレイ状に配置されている。

図１２（ｃ）は、導体層１１０４を、図１２（ｄ）は、導体層１１０６をプリント配線板１１０１の上面から見たときの平面図である。図１２（ｃ）に示すように、導体層１１０４には、信号導体１１１２，１１１３、グラウンド導体１１１０、電源導体１１１１が配置されている。一方、図１２（ｄ）に示すように、導体層１１０６には、信号導体１１１４，１１１５、電源導体１１１６、グラウンド導体１１１７が配置されている。なお、各導体層１１０４，１１０６の間を接続する信号ヴィア１１３０、グラウンドヴィア１１３１、電源ヴィア１１３２が存在する。

図１２（ａ）〜図１２（ｄ）に示した構造にすることで、先に述べた効果に加えて、半導体パッケージ１１０２の端子群（半田ボール群）とパッケージ基板の接続部において、信号端子同士が最近接することを避けることができる。これにより、垂直方向の信号端子間結合による信号の遅延時間変動も低減することが可能となる。なお、導体層１１０４は、プリント配線板の外層（表層）に限定するわけではない。

［第３実施形態］
本発明の第３実施形態に係るプリント回路板について説明する。なお、本第３実施形態では、上記第２実施形態のプリント回路板の構成において、プリント配線板の配線構成を変えたものであり、以下、プリント配線板について説明する。

図１３は、第３実施形態のプリント回路板のプリント配線板の一部を示す部分断面図である。図１３に示すプリント配線板１２０１は、複数の導体層（例えば上記第１実施形態と同様、４つの導体層）が絶縁体層を介して積層されて構成されている。このプリント配線板１２０１において、第１導体層である導体層１２０２と、第２導体層である導体層１２０４とが絶縁体層１２０３を介して隣接している。導体層１２０２には、２つの信号導体１２１０，１２１１からなる第１信号導体群である信号導体群１２２１と、グラウンド導体１２１２及び電源導体１２１３からなる第１電源導体群である電源導体群１２３１とが配置されている。導体層１２０４には、２つの信号導体１２１６，１２１７からなる第２信号導体群である信号導体群１２２２と、グラウンド導体１２１４及び電源導体１２１５からなる第２電源導体群である電源導体群１２３２とが配置されている。

信号導体１２１０，１２１１，１２１６，１２１７は、共に同一の導体幅（配線幅）に設定されており、電源導体１２１３，１２１５及びグラウンド導体１２１２，１２１４は、共に同一の導体幅（配線幅）に設定されている。

本第３実施形態では、電源導体群１２３１の電源導体１２１３及びグラウンド導体１２１２の導体幅（配線幅）が、信号導体群１２２１の各信号導体１２１０，１２１１の導体幅（配線幅）よりも大きく設定されている。また、電源導体群１２３２の電源導体１２１５及びグラウンド導体１２１４の導体幅（配線幅）が、信号導体群１２２２の各信号導体１２１６，１２１７の導体幅（配線幅）よりも大きく設定されている。

電源導体群１２３１の電源導体１２１３とグラウンド導体１２１２との間隔、及び電源導体群１２３２の電源導体１２１５とグラウンド導体１２１４との間隔を共にＳ２とする。なお、電源導体群１２３１と信号導体群１２２１、電源導体群１２３２と信号導体群１２２２の間隔も上記第２実施形態と同様、Ｓ１とする。また、信号導体群１２２１における２つの信号導体１２１０，１２１１間の間隔、信号導体群１２２２における２つの信号導体１２１６，１２１７間の間隔も上記第２実施形態と同様、Ｓとする。また、上記第２実施形態と同様、導体層１２０２，１２０４間の間隔もＤとする。

したがって、本第３実施形態では、上記第２実施形態と同様、Ｓ≦Ｓ１≦Ｄの関係式に加えて、更に、Ｓ２＜Ｓの関係式を満足するように設定されている。

ここで、絶縁体層１２０３を挟んで互いに対向する２つ導体の中心が一致しているのが好ましい。つまり、導体１２１０と導体１２１４、導体１２１１と導体１２１５、導体１２１２と導体１２１６、導体１２１３と導体１２１７の中心が一致しているのが好ましい。

以上の構成とすることによって、電源導体１２１３とグラウンド導体１２１２の結合、及び電源導体１２１５とグラウンド導体１２１４の結合を強くすることができるため、電源インピーダンス（電源インダクタンス）が低減する。これにより、電源ノイズが更に低減し、遅延時間の変動を抑制することが可能となる。

なお、電源導体とグラウンド導体の幅は、同一幅であることが望ましい。間隔Ｓ２の下限値は、製造プロセスによって決定すればよい。

なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。

上記第１〜第３実施形態では、半導体パッケージが実装されるプリント配線板について述べたが、ＬＳＩ等の半導体素子が実装されるプリント配線板（パッケージ基板）に適用してもよい。

図１４は、半導体パッケージを示す説明図である。図１４（ａ）は半導体パッケージの平面図、図１４（ｂ）は半導体パッケージの断面図である。半導体パッケージ２０００は、プリント配線板であるパッケージ基板２００１と、パッケージ基板２００１に実装されたＬＳＩ等の半導体素子２００２と、を有している。半導体素子２００２は、複数の電源端子２０３１，２０３２と、複数のグラウンド端子２０３３，２０３４と、複数の信号端子２０３５〜２０３８と、を有している。パッケージ基板２００１は、複数の導体層２０１１〜２０１４が絶縁体層２０２１〜２０２３を介して積層されて構成されている。導体層２０１１は、一方の表層であり、導体層２０１４は、一方の表層とは反対側の他方の表層であり、導体層２０１２，２０１３は、これら一対の導体層２０１１，２０１４に挟まれて配置された内層である。半導体素子２００２は、導体層２０１１に実装されている。各端子２０３１〜２０３８は、それぞれ金属ワイヤを介してパッケージ基板２００１に形成された導体に電気的に接続されている。

パッケージ基板２００１のこれら導体が、導体層２０１１〜２０１４のうちの１層以上において、上記第１〜第３実施形態と同様の配線構造となっており、上記第１〜第３実施形態と同様の効果を奏する。

また上記第１〜第３実施形態では半導体パッケージ（又は半導体素子）が複数の電源端子を有し、それぞれの電源端子に１つ電源導体が接続される場合について説明したが、１つの電源端子に複数の電源導体が接続される場合であっても本発明は適用可能である。つまり、半導体パッケージ（又は半導体素子）が１以上の電源端子を有し、プリント配線板が電源端子に接続される１以上の電源導体を有していればよい。

また、半導体パッケージ（又は半導体素子）が複数のグラウンド端子を有し、それぞれに１つのグラウンド導体が接続される場合について説明したが、１つのグラウンド端子に複数のグラウンド導体が接続される場合であっても本発明は適用可能である。つまり、半導体パッケージ（又は半導体素子）が１以上のグラウンド端子を有し、プリント配線板がグラウンド端子に接続される１以上のグラウンド導体を有していればよい。

また、上記第１実施形態では、プリント配線板が多層基板であり、少なくとも１つの導体層における配線構造について説明したが、プリント配線板が単層基板であり、その１つの導体層で上述した配線構造であってもよい。また、プリント配線板が多層基板である場合、上記第１実施形態で説明した配線構成は、どの導体層に形成されていてもよい。

また、上記第２及び第３実施形態では、プリント配線板が４つの導体層の多層基板の場合について説明したが、本発明は導体層が２つ以上の多層基板について適用可能であり、また、絶縁体層を介して互いに隣接する２つの導体層について適用可能である。つまり、表層、内層を問わず、いずれの導体層についても適用可能である。

また、上記第１〜第３実施形態では、信号導体群が２つの信号導体からなる場合について説明したが、３つ以上の信号導体からなる場合であってもよい。つまり、信号波形や動作タイミングの観点で許容される範囲で、３つ以上の信号導体を並走させても良い。なお、一般的に３つ以上の信号導体が並走する場合に信号導体間のクロストークが大きくなるため、同層で並走する信号導体数は２つが好ましい。さらに、各導体層の高さを等しくすることが望ましい。

また、プリント配線板やパッケージ基板の製造において幅や間隙が等しいとは、μｍのオーダーで取り扱われることが一般的である。即ち、配線幅や間隔が等しいとは、μｍのオーダーで等しいことを意味する。

１０…プリント回路板、１１…半導体パッケージ、１４…プリント配線板、１５…電源端子、１６…グラウンド端子、１８…信号端子、２１…導体層、２５…絶縁体層、１１０…信号導体、１１１…信号導体、１１２…グラウンド導体、１１３…電源導体、１２０…信号導体群、１２１…電源導体群

Claims (10)

1. 絶縁体層に隣接して導体層が形成されたプリント配線板と、
   電源端子、グラウンド端子及び複数の信号端子を有し、前記プリント配線板に実装された半導体パッケージと、を備え、
   前記プリント配線板は、
   前記電源端子に電気的に接続された電源導体と、
   前記グラウンド端子に電気的に接続されたグラウンド導体と、
   前記各信号端子に電気的に接続された複数の信号導体と、を有し、
   前記導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて電源導体群が構成され、
   前記導体層にて２つ以上の前記信号導体が互いに隣接して配置されて信号導体群が構成され、
   前記電源導体群と前記信号導体群とが互いに隣接して配置され、
   前記信号導体群の互いに隣接する２つの信号導体の間隔をＳ、前記電源導体群と前記信号導体群との間隔をＳ１としたとき、
   Ｓ＜Ｓ１≦１０×Ｓ
   を満足することを特徴とするプリント回路板。
2. 前記プリント配線板は、前記電源導体及び前記グラウンド導体を複数有し、
   前記電源導体群及び前記信号導体群がそれぞれ複数構成され、
   前記信号導体群のうち、外側に位置する一方の信号導体が前記電源導体群のグラウンド導体に隣接し、前記信号導体群のうち、外側に位置する他方の信号導体が前記電源導体群の電源導体に隣接するよう、前記電源導体群と前記信号導体群とが、前記導体層に交互に配置されていることを特徴とする請求項１に記載のプリント回路板。
3. 複数の導体層が絶縁体層を介して積層されて構成されたプリント配線板と、
   電源端子、グラウンド端子及び複数の信号端子を有し、前記プリント配線板に実装された半導体パッケージと、を備え、
   前記プリント配線板は、
   前記各信号端子に電気的に接続された複数の信号導体を有し、
   前記電源端子に電気的に接続された電源導体、及び前記グラウンド端子に電気的に接続されたグラウンド導体を複数有し、
   第１導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて第１電源導体群が構成され、
   前記第１導体層にて２つ以上の前記信号導体が互いに隣接して配置されて第１信号導体群が構成され、
   前記第１導体層に絶縁体層を介して隣接する第２導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて第２電源導体群が構成され、
   前記第２導体層にて２つ以上の前記信号導体が互いに隣接して配置されて第２信号導体群が構成され、
   前記第１電源導体群と前記第１信号導体群とが互いに隣接して配置され、
   前記第２電源導体群が前記第１信号導体群に対向し、前記第２信号導体群が前記第１電源導体群に対向するよう、前記第２電源導体群と前記第２信号導体群とが、互いに隣接して配置されていることを特徴とするプリント回路板。
4. 前記第１信号導体群の互いに隣接する２つの信号導体の間隔、及び前記第２信号導体群の互いに隣接する２つの信号導体の間隔を共にＳ、前記第１電源導体群と前記第１信号導体群との間隔、及び前記第２電源導体群と前記第２信号導体群との間隔を共にＳ１、前記第１導体層と前記第２導体層との間隔をＤとしたとき、
   Ｓ≦Ｓ１≦Ｄ
   を満足することを特徴とする請求項３に記載のプリント回路板。
5. 前記第１電源導体群の電源導体及びグラウンド導体の導体幅が、前記第１信号導体群の各信号導体の導体幅と同一に設定され、
   前記第２電源導体群の電源導体及びグラウンド導体の導体幅が、前記第２信号導体群の各信号導体の導体幅と同一に設定されていることを特徴とする請求項３又は４に記載のプリント回路板。
6. 前記第１電源導体群の電源導体及びグラウンド導体の導体幅が、前記第１信号導体群の各信号導体の導体幅よりも大きく設定され、
   前記第２電源導体群の電源導体及びグラウンド導体の導体幅が、前記第２信号導体群の各信号導体の導体幅よりも大きく設定され、
   前記第１電源導体群の電源導体とグラウンド導体との間隔、及び前記第２電源導体群の電源導体とグラウンド導体との間隔を共にＳ２としたとき、
   Ｓ２＜Ｓ
   を満足することを特徴とする請求項４に記載のプリント回路板。
7. 前記第１電源導体群、前記第１信号導体群、前記第２電源導体群及び前記第２信号導体群がそれぞれ複数構成され、
   前記第１信号導体群のうち、外側に位置する一方の信号導体が前記第１電源導体群のグラウンド導体に隣接し、前記第１信号導体群のうち、外側に位置する他方の信号導体が前記第１電源導体群の電源導体に隣接するよう、前記第１電源導体群と前記第１信号導体群とが、前記第１導体層に交互に配置されており、
   前記第２信号導体群のうち、外側に位置する一方の信号導体が前記第２電源導体群のグラウンド導体に隣接し、前記第２信号導体群のうち、外側に位置する他方の信号導体が前記第２電源導体群の電源導体に隣接するよう、前記第２電源導体群と前記第２信号導体群とが、前記第２導体層に交互に配置されていることを特徴とする請求項３乃至６のいずれか１項に記載のプリント回路板。
8. 絶縁体層に隣接して導体層が形成されたプリント配線板と、
   電源端子、グラウンド端子及び複数の信号端子を有し、前記プリント配線板に実装された半導体素子と、を備え、
   前記プリント配線板は、
   前記電源端子に電気的に接続された電源導体と、
   前記グラウンド端子に電気的に接続されたグラウンド導体と、
   前記各信号端子に電気的に接続された複数の信号導体と、を有し、
   前記導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて電源導体群が構成され、
   前記導体層にて２つ以上の前記信号導体が互いに隣接して配置されて信号導体群が構成され、
   前記電源導体群と前記信号導体群とが互いに隣接して配置され、
   前記信号導体群の互いに隣接する２つの信号導体の間隔をＳ、前記電源導体群と前記信号導体群との間隔をＳ１としたとき、
   Ｓ＜Ｓ１≦１０×Ｓ
   を満足することを特徴とする半導体パッケージ。
9. 複数の導体層が絶縁体層を介して積層されて構成されたプリント配線板と、
   電源端子、グラウンド端子及び複数の信号端子を有し、前記プリント配線板に実装された半導体素子と、を備え、
   前記プリント配線板は、
   前記各信号端子に電気的に接続された複数の信号導体を有し、
   前記電源端子に電気的に接続された電源導体、及び前記グラウンド端子に電気的に接続されたグラウンド導体を複数有し、
   第１導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて第１電源導体群が構成され、
   前記第１導体層にて２つ以上の前記信号導体が互いに隣接して配置されて第１信号導体群が構成され、
   前記第１導体層に絶縁体層を介して隣接する第２導体層にて前記電源導体と前記グラウンド導体とが互いに隣接して配置されて第２電源導体群が構成され、
   前記第２導体層にて２つ以上の前記信号導体が互いに隣接して配置されて第２信号導体群が構成され、
   前記第１電源導体群と前記第１信号導体群とが互いに隣接して配置され、
   前記第２電源導体群が前記第１信号導体群に対向し、前記第２信号導体群が前記第１電源導体群に対向するよう、前記第２電源導体群と前記第２信号導体群とが、互いに隣接して配置されていることを特徴とする半導体パッケージ。
10. 前記第１信号導体群の互いに隣接する２つの信号導体の間隔、及び前記第２信号導体群の互いに隣接する２つの信号導体の間隔を共にＳ、前記第１電源導体群と前記第１信号導体群との間隔、及び前記第２電源導体群と前記第２信号導体群との間隔を共にＳ１、前記第１導体層と前記第２導体層との間隔をＤとしたとき、
    Ｓ≦Ｓ１≦Ｄ
    を満足することを特徴とする請求項９に記載の半導体パッケージ。

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