JP2017216367A - プリント回路板及び電子機器 - Google Patents
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Abstract
【課題】電源ヴィアから信号ヴィアへノイズが伝搬するのを低減する。【解決手段】プリント回路板100は、プリント配線板200と、LSI300と、コンデンサ320とを備えている。プリント配線板200は、信号ヴィア220Sと、導体層202で電源パターン250Vと接続されていない電源ヴィア220V1と、導体層202で電源パターン250Vと接続されている電源ヴィア220V2とを有する。電源ヴィア220V1と電源ヴィア220V2とは、導体層201に対して導体層202よりも遠くの導体層204に配置された導体パターン260Vで接続されて、コンデンサ320の一方の端子321に電気的に導通している。【選択図】図2
Description
本発明は、半導体装置が実装されたプリント配線板を備えたプリント回路板及び電子機器に関する。
近年、電子機器の高性能化を受けて、プリント配線板に実装された半導体集積回路(LSI)等の半導体装置から出力される電気信号が高速化及び低振幅化している。例えば、信号の速度は、従来10[MHz]程度であったのが近年では1[GHz]程度にまで高速化されている。また、信号の振幅は、従来5[V]程度であったのが、近年では1.5[V]以下にまで低振幅化されている。
また、近年、電子機器の小型化のために、半導体装置の端子の挟ピッチ化とプリント配線板に実装される部品の高密度化が求められている。例えば、半導体装置の端子間のピッチは、従来1.27[mm]程度であったのが、近年では0.8[mm]程度にまで狭ピッチ化されている。半導体装置の各端子には、プリント配線板に形成された信号線や電源線が接続されるが、挟ピッチ化によりプリント配線板の信号線と電源線とが近接するようになってきている。
一方、半導体装置が動作することにより半導体装置の電源端子から電源線にノイズが出力され、電源線をアンテナとしてノイズが外部に放射される。半導体装置の電源端子に接続された電源線から放射される放射ノイズを低減するため、半導体装置の近傍、具体的には半導体装置が実装された第1表層とは反対側の第2表層にバイパスコンデンサを配置した構造が提案されている(特許文献1参照)。特許文献1には、半導体装置の電源端子とバイパスコンデンサの一方の端子とを電源ヴィアで接続した構成が記載されている。
ところで、配線の都合上、半導体装置の信号端子は、信号ヴィアで内層または第2表層に配置された信号パターンに接続される。また、半導体装置の電源端子は、電源ヴィアで内層に配置した電源パターンに接続される。電源線を伝搬するノイズには、前述した半導体装置の動作に起因するノイズのほか、外部機器やプリント配線板上の他の部品で発生した外来ノイズが存在する。
従来の構成において、電源パターンに伝搬した外来ノイズは、電源ヴィアを介してコンデンサに流れ、半導体装置の電源端子に流れるのを低減することはできる。しかし、端子間の狭ピッチ化によりヴィア間も狭ピッチ化され、電源ヴィアと信号ヴィアとが近接しているため、電磁誘導により、ノイズが電源ヴィアから信号ヴィアに伝搬しやすくなっていた。
特に、信号の高速化及び低振幅化により、動作タイミングマージンと動作電圧マージンが低減しており、電源ヴィアから信号ヴィアに伝搬するノイズが信号に与える影響を無視することができなくなっていた。
そこで、本発明は、電源ヴィアから信号ヴィアへノイズが伝搬するのを低減することを目的とする。
本発明のプリント回路板は、第1電源端子、第2電源端子及び信号端子を有する半導体装置と、一対の端子を有する容量性素子と、前記半導体装置が実装された第1表面、前記容量性素子が実装された、前記第1表面とは反対側の第2表面、及び電源パターンが配置された内層を有するプリント配線板と、を備え、前記プリント配線板は、前記信号端子に電気的に導通する信号ヴィアと、前記第1電源端子に電気的に導通し、前記内層で前記電源パターンと接続されていない、前記プリント配線板を貫通する第1電源ヴィアと、前記第2電源端子に電気的に導通し、前記信号ヴィアに対して前記第1電源ヴィアよりも遠くに配置され、前記内層で前記電源パターンと接続されている第2電源ヴィアと、を有し、前記第1電源ヴィアと前記第2電源ヴィアとは、前記第1表面に対して前記内層よりも遠くの導体層に配置された導体パターンで接続されて、前記容量性素子の一方の端子に電気的に導通していることを特徴とする。
本発明によれば、第1電源ヴィアと第2電源ヴィアのうち、相対的に信号ヴィアに近い第1電源ヴィアから信号ヴィアへノイズが伝搬するのを低減することができる。
以下、本発明を実施するための形態を、図面を参照しながら説明する。
[第1実施形態]
図1は、第1実施形態に係る電子機器の一例を示す説明図である。電子機器1000は、例えば画像形成装置(例えば複写機やプリンタ等)、カメラ等である。電子機器1000は、プリント回路板100と、プリント回路板100に電力を供給する電源装置400と、プリント回路板100により制御される制御対象(例えばディスプレイ、モータ、メモリ等)500とを備えている。
図1は、第1実施形態に係る電子機器の一例を示す説明図である。電子機器1000は、例えば画像形成装置(例えば複写機やプリンタ等)、カメラ等である。電子機器1000は、プリント回路板100と、プリント回路板100に電力を供給する電源装置400と、プリント回路板100により制御される制御対象(例えばディスプレイ、モータ、メモリ等)500とを備えている。
図2は、第1実施形態に係るプリント回路板を示す模式図である。図2には、プリント回路板100の断面を模式的に図示している。プリント回路板100は、プリント配線板200と、プリント配線板200に実装された半導体装置であるLSI300と、プリント配線板200に実装された容量性素子であるコンデンサ320とを備えている。
LSI300は、BGA型の半導体パッケージであり、外形が平面視で略四角形状に形成されている。LSI300は、アレイ状(正方格子状)に配列された複数の端子310を有する。複数の端子310は、パッケージ本体に形成されたパッドにはんだが取り付けられて構成されている。
複数の端子310には、複数の電源端子310V1,310V2、グラウンド端子310G、及び信号端子310S等が含まれている。信号端子310Sは、デジタル信号(例えば制御信号やデータ信号、クロック信号等)を出力又は入力する端子である。電源端子310V1,310V2は、不図示の電源回路からLSI300の動作に必要な直流電圧が印加される端子である。電源端子310V1と電源端子310V2には、同じ電圧値となる直流電圧が印加される。例えば、電源端子310V1と電源端子310V2には、1.5[V]の直流電圧が印加される。電源端子310V1と電源端子3102とは、LSI300の内部で不図示の導体でつながっている。なお、グラウンド端子310Gには、電源端子310V1,310V2に印加される電圧の基準となるグラウンド電位が印加される。即ち、LSI300(内部の半導体チップ)は、電源端子310V1,310V2と、グラウンド端子310Gとの間に印加された端子間電圧により動作する。
電源端子310V1は、信号端子310Sに隣接する第1電源端子であり、電源端子310V2は、信号端子310Sに隣接していない第2電源端子である。第1実施形態では、複数の端子310がアレイ状に配列されているため、信号端子310Sの周りには、隣接する端子として、最大で8つの端子が存在し得る。コンデンサ320は、バイパスコンデンサであり、第1実施形態では、電源端子310V1,310V2に対して共通に用いられる。コンデンサ320は、一対の端子321,322を有する部品(素子)であり、チップコンデンサが好適である。
図2では、紙面右から左に向かって、信号端子310S、電源端子310V1、グラウンド端子310G、電源端子310V2の順に1列に等間隔に配置されている状態を例に図示している。
プリント配線板200は、第1実施形態では5層以上のプリント配線板であり、複数の導体層201,202,203,204,205が、エポキシ樹脂等の絶縁体(誘電体)からなる絶縁体層(誘電体層)を介して積層されて構成されている。導体層201〜205は、導体パターンが配置された層である。プリント配線板を構成する導体としては、銅や金が好適である。
導体層201は、プリント配線板200の一方の表面(第1表面)を構成する表層(第1表層)、導体層202,203,204は内層、導体層205はプリント配線板200の他方の表面(第2表面)を構成する表層(第2表層)である。なお、導体層201,205上には、接合用のランド等を避けて不図示のソルダーレジストが形成されている。
一対の導体層201,205のうち、一方の導体層201には、LSI300が実装され、導体層201とは反対側の他方の導体層205には、コンデンサ320が実装されている。コンデンサ320は、LSI300の近くに配置するのが好ましく、プリント配線板200の表面に垂直な方向(Z方向)から見て、LSI300と重なる位置に配置されている。
図3(a)はプリント配線板200の第1表層(第1表面)である導体層201を示す平面図、図3(b)はプリント配線板200の内層である導体層202を示す平面図である。図3(c)はプリント配線板200の内層である導体層203を示す平面図、図3(d)はプリント配線板200の内層である導体層204を示す平面図、図3(e)はプリント配線板200の第2表層(第2表面)である導体層205を示す平面図である。
図3(a)に示すように、導体層201には、電源端子310V1(図2)が接合される電源ランド210V1と、電源端子310V2(図2)が接合される電源ランド210V2とが形成されている。また、導体層201には、グラウンド端子310G(図2)が接合されるグラウンドランド210Gと、信号端子310S(図2)が接合される信号ランド210Sとが形成されている。
第1実施形態では導体層201には、複数の端子310それぞれに対応する、端子と同数の複数のランドがアレイ状に配列されている。図3(a)では複数のランドのうちの電源ランド210V1,210V2、グラウンドランド210G及び信号ランド210Sのみが図示され、他のランドの図示は省略されている。
プリント配線板200は、各ランドに対応する、ランドと同数の複数のヴィアを有する。各ヴィアは、対応するランドの近傍に配置されている。複数のヴィアも同様にアレイ状に配列され、導体層201において、各ヴィアと各ランドとが導体パターンで接続されている。これにより、各ヴィアと各ランドとが電気的に導通している。
具体的に説明すると、プリント配線板200は、電源端子310V1に電気的に導通する第1電源ヴィアである電源ヴィア220V1と、電源端子310V2に電気的に導通する第2電源ヴィアである電源ヴィア220V2とを有している。また、プリント配線板200は、グラウンド端子310Gに電気的に導通するグラウンドヴィア220Gと、信号端子310Sに電気的に導通する信号ヴィア220Sとを有している。
これらヴィア220V1,220V2,220G,220Sは、プリント配線板200を貫通する貫通ヴィア、即ちプリント配線板200に形成された貫通孔に設けられた導体(ヴィア導体)である。これらヴィア220V1,220V2,220G,220Sは、貫通孔を埋めるように貫通孔に充填されている。なお、これらヴィア220V1,220V2,220G,220Sは、貫通孔があいた状態を保つように貫通孔の壁面に設けられていてもよい。
複数のヴィアは、複数の端子(ランド)と同様の配列であるため、電源ヴィア220V1は信号ヴィア220Sに(絶縁体を介して)隣接し、電源ヴィア220V2は信号ヴィア220Sに隣接していないことになる。第1実施形態では、複数のヴィアがアレイ状に配列されているため、信号ヴィア220Sの周りには、隣接するヴィアとして、8つのヴィアが存在し得る。電源ヴィア220V2は、信号ヴィア220Sに対して、電源ヴィア220V1よりも相対的に遠くに配置されている。言い換えると、電源ヴィア220V1は、信号ヴィア220Sに対して、電源ヴィア220V2よりも相対的に近くに配置されている。よって、信号ヴィア220Sと電源ヴィア220V1との電磁誘導(相互インダクタンス)は、信号ヴィア220Sと電源ヴィア220V2との電磁誘導(相互インダクタンス)よりも大きくなる傾向にある。
図3(a)〜図3(e)では、紙面右から左に向かって、信号ヴィア220S、電源ヴィア220V1、グラウンドヴィア220G、電源ヴィア220V2の順に1列に等間隔に配置されている状態を例に図示している。
ここで、内層である導体層202,203,204のうちのいずれかの導体層に、LSI300への給電に供する電源パターンを配置する必要があるが、電源ヴィアによる電圧降下の低減を考慮して、LSI300に近い層に配置するのが好ましい。
第1実施形態では、導体層201に隣接する導体層202には、図3(b)に示すように、ベタ状に電源パターン250Vが配置されている。導体層203には、図3(c)に示すように、ベタ状にグラウンドパターン250Gが配置されている。導体層205には、図3(e)に示すように、信号パターン250Sが配置されている。電源パターン250V、グラウンドパターン250G及び信号パターン250Sは、導体で形成されたパターン(導体パターン)である。なお、導体層201と導体層202との間に、別のグラウンドパターンが配置された導体層が存在していてもよい。即ち、複数の内層のうち、プリント配線板200のZ方向の中央よりも導体層201の側に配置されている内層に電源パターン250Vが配置されていればよい。
電源パターン250V及びグラウンドパターン250Gは、不図示の電源回路に接続されている。導体層203において、グラウンドヴィア220Gは、グラウンドパターン250Gに接続されている。なお、電源ヴィア220V1,220V2及び信号ヴィア220Sはグラウンドパターン250Gには接続されていない。導体層205において、信号ヴィア220Sは、信号パターン250Sに接続されている。図3(e)に示すように、コンデンサ320の一方の端子321は、導体層205において、電源ヴィア220V1に接続されている。また、コンデンサ320の他方の端子322は、導体層205において、グラウンドヴィア220Gに接続されている。なお、導体層205において、コンデンサ320の一方の端子321は、電源ヴィア220V2に接続されていてもよい。
ここで、図12(a)は、比較例のプリント回路板100Xを示す模式図である。プリント回路板100Xは、プリント配線板200Xと、LSI300と、コンデンサ320とを有する。プリント配線板200Xは、複数の導体層201X,202X,203X,204X,205Xが、絶縁体(誘電体)からなる絶縁体層(誘電体層)を介して積層されて構成されている。導体層201Xには、LSI300が実装され、導体層205Xには、コンデンサ320が実装されている。
また、プリント配線板200Xは、第1実施形態と同様、電源ヴィア220V1、電源ヴィア220V2、信号ヴィア220S及び不図示のグラウンドヴィアを含む、アレイ状に配列された複数のヴィアを有する。プリント配線板200Xでは、導体層202Xに、両方の電源ヴィア220V1,220V2に接続された電源パターン250VXが配置されている。
なお、第1実施形態と同様、導体層203Xには、不図示のグラウンドヴィアに接続されたグラウンドパターン250Gが配置され、導体層205Xには、信号ヴィア220Sに接続された信号パターン250Sが配置されている。コンデンサ320の一方の端子321は、導体層205Xにおいて、電源ヴィア220V1に接続されている。コンデンサ320の他方の端子322は、導体層205Xにおいて、グラウンドパターン250Gに接続された不図示のグラウンドヴィアに接続されている。導体層201Xでは、不図示のグラウンドヴィアにLSI300のグラウンド端子310Gが接続されている。
図12(b)は、図12(a)において電源パターン250VXに印加された外来ノイズの伝搬経路を説明するための模式図である。図12(b)に示すように、電源パターン250VXには、LSI300の不図示の周囲回路から電源ノイズ等の外来ノイズ(ノイズ電流)Nが伝搬する。このノイズ電流Nは、コンデンサ320を介してグラウンドに吸収される。この時、電源ヴィア220V1には、電源パターン250VX上のノイズ電流Nが集中し、電磁誘導によって隣接する信号ヴィア220Sにノイズ電流Nの一部が伝搬し、信号にノイズが重畳される。このときの電源ヴィア220V1におけるZ方向のノイズの伝搬経路長LXは、導体層202Xと導体層205Xとの距離である。
第1実施形態では、図2及び図3(b)に示すように、導体層202において、相対的に信号ヴィア220Sに近い電源ヴィア220V1は、クリアランス(欠損)Rにより電源パターン250Vに接続されていない。導体層202において、相対的に信号ヴィア220Sと遠い電源ヴィア220V2は、電源パターン250Vに接続されている。なお、導体層202において、グラウンドヴィア220Gと信号ヴィア220Sは電源パターン250Vには接続されていない。
導体層201に対して電源パターン250Vのある導体層202よりも遠くの導体層、第1実施形態では図3(d)に示す導体層204において、電源ヴィア220V1と電源ヴィア220V2とが導体パターン260Vで接続されている。なお、説明の都合上、図2では、図3(a)〜図3(e)に図示したグラウンドヴィア220Gの図示を省略し、代わって、導体パターン260Vを図示している。
よって、導体層205において、電源ヴィア220V1には、コンデンサ320の一方の端子321が接続されているので、電源ヴィア220V1はコンデンサ320の一方の端子321に電気的に導通している。また、導体層204において、電源ヴィア220V1と電源ヴィア220V2とが導体パターン260Vで接続されているので、電源ヴィア220V2はコンデンサ320の一方の端子321に電気的に導通している。即ち、複数の電源ヴィア220V1,220V2(複数の電源端子310V1,310V2)に対して共通の1つのコンデンサ320が設けられており、コンデンサの実装数を削減している。
また、電源端子310V2には、電源パターン250Vに印加された直流電圧が、電源ヴィア220V2を介して印加される。電源端子310V1には、電源パターン250Vに印加された直流電圧が、電源ヴィア220V2、導体パターン260V及び電源ヴィア220V1を介して印加される。よって、いずれの電源端子310V1,310V2にも安定した給電が維持される。
電源パターン250Vを伝搬するノイズ電流Nは、導体層202において電源ヴィア220V1が電源パターン250Vに接続されていないので電源ヴィア220V2に流れ、導体パターン260V及び電源ヴィア220V1を経て、コンデンサ320に流れる。これにより、ノイズ電流Nが電源端子310V1,310V2に伝搬するのを低減することができる。このときの電源ヴィア220V1におけるノイズ電流NのZ方向の伝搬経路長Lは、導体層204と導体層205とのZ方向の距離であり、比較例の伝搬経路長LX(図12(a))と比較して、短くなっている。磁界結合は伝搬経路長に比例するため、電源ヴィア220V1から信号ヴィア220Sへのノイズの伝搬を低減することができる。
図4(a)は、第1実施形態に係るプリント回路板の説明図である。図4(a)に示すように、電源ヴィア220V1の中心線C1と信号ヴィア220Sの中心線C2との距離をDとする。また、導体パターン260Vが配置された導体層204と第2表面である導体層205との距離(つまり、電源ヴィア220V1におけるノイズの伝搬経路長)をLとする。なお、L=0の場合は、導体パターン260Vが第2表面である導体層205に配置されていることを示す。
ここで、電源ヴィア220V1と信号ヴィア220Sと間の磁界結合を表すパラメータとして、相互インダクタンスMを考える。
長さLであり間隔Dで配置された2つの円柱導体を仮定すると、相互インダクタンスMは、長さL、間隔Dを用いて、以下の式(1)の近似式で表されることが一般に知られている(例えば、電気学会 電気磁気学 山田直平著)。
以下、相互インダクタンスMを概略計算する。まず、信号ヴィア220Sへ伝搬されるノイズの電圧をΔVとすると、ノイズの電圧ΔVは相互インダクタンスMを用いて、以下の式(2)で表すことができる。
ΔV=2×π×f×M×I (2)
ここで式(2)において、fはノイズの周波数、Iはノイズ電流を表す。信号へ伝搬されるノイズの電圧ΔVが概ね10[mV]以上で、動作タイミングが動作タイミングマージンを超える。また、LSI300の周囲に存在する周囲部品がノイズ源となるが、ノイズ電流の電流値が0.1[A]よりも大きいと、周囲部品とLSI300との間のノイズ干渉が顕在化してくる。また、ノイズの周波数fが数10[MHz]であると、電磁誘導しにくく、1[GHz]よりも高いと、ノイズが周囲部品からLSI300へ伝搬しにくくなる。このため、ノイズの周波数fは、100[MHz]程度が問題となりやすい。これらの数値を式(2)に代入して概略計算すると、相互インダクタンスMを100[pH]以下とすることで、伝搬ノイズを抑制する効果が高まる。
ここで式(2)において、fはノイズの周波数、Iはノイズ電流を表す。信号へ伝搬されるノイズの電圧ΔVが概ね10[mV]以上で、動作タイミングが動作タイミングマージンを超える。また、LSI300の周囲に存在する周囲部品がノイズ源となるが、ノイズ電流の電流値が0.1[A]よりも大きいと、周囲部品とLSI300との間のノイズ干渉が顕在化してくる。また、ノイズの周波数fが数10[MHz]であると、電磁誘導しにくく、1[GHz]よりも高いと、ノイズが周囲部品からLSI300へ伝搬しにくくなる。このため、ノイズの周波数fは、100[MHz]程度が問題となりやすい。これらの数値を式(2)に代入して概略計算すると、相互インダクタンスMを100[pH]以下とすることで、伝搬ノイズを抑制する効果が高まる。
式(1)により相互インダクタンスMが100[pH]となる間隔Dと長さLとの関係を計算した。図4(b)は、間隔Dと長さLとの関係の計算結果を示すグラフである。相互インダクタンスMを100[pH]以下とするためには、図4(b)のプロットより下方の領域である必要がある。よって、図4(b)に示す長さLと間隔Dとの関係から、2次関数近似により以下の式(3)を導出した。
L≦−0.12×D2+0.8×D+0.36 (3)
このように信号へ重畳されるノイズの電圧ΔVが問題とならない範囲の相互インダクタンスMから、長さLと間隔Dとの関係式は、式(3)のようになる。そのため、式(3)を満たすことにより、周囲部品から電源パターン250Vに伝搬したノイズが、電源ヴィア220V1から信号ヴィア220Sに伝搬するのをより効果的に低減することができる。
このように信号へ重畳されるノイズの電圧ΔVが問題とならない範囲の相互インダクタンスMから、長さLと間隔Dとの関係式は、式(3)のようになる。そのため、式(3)を満たすことにより、周囲部品から電源パターン250Vに伝搬したノイズが、電源ヴィア220V1から信号ヴィア220Sに伝搬するのをより効果的に低減することができる。
なお、第1実施形態において、説明を簡略化するために、プリント配線板200の導体層の層数を5層として説明したが、5層以上あってもよい。また、ヴィアがアレイ状に並んで配置されている場合について説明したが、この配置に限定するものではない。
[第2実施形態]
次に、第2実施形態に係るプリント回路板について説明する。図5は、第2実施形態に係るプリント回路板を示す模式図である。図5には、プリント回路板100Aの断面を模式的に図示している。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付して説明を省略する。プリント回路板100Aは、プリント配線板200Aと、プリント配線板200Aに実装されたLSI300と、プリント配線板200Aに実装されたコンデンサ320とを備えている。
次に、第2実施形態に係るプリント回路板について説明する。図5は、第2実施形態に係るプリント回路板を示す模式図である。図5には、プリント回路板100Aの断面を模式的に図示している。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付して説明を省略する。プリント回路板100Aは、プリント配線板200Aと、プリント配線板200Aに実装されたLSI300と、プリント配線板200Aに実装されたコンデンサ320とを備えている。
プリント配線板200Aは、第2実施形態では4層以上のプリント配線板であり、複数の導体層201A,202A,203A,204Aが、絶縁体(誘電体)からなる絶縁体層(誘電体層)を介して積層されて構成されている。導体層201A〜204Aは、導体パターンが配置される層である。
導体層201Aは、プリント配線板200Aの一方の表面(第1表面)を構成する表層(第1表層)、導体層202A,203Aは内層、導体層204Aはプリント配線板200Aの他方の表面(第2表面)を構成する表層(第2表層)である。なお、導体層201A,204A上には、接合用のランド等を避けて不図示のソルダーレジストが形成されている。
一対の導体層201A,204Aのうち、一方の導体層201Aには、LSI300が実装され、他方の導体層204Aには、コンデンサ320が実装されている。コンデンサ320は、LSI300の近くに配置するのが好ましく、プリント配線板200Aの表面に垂直な方向(Z方向)から見て、LSI300と重なる位置に配置されている。
プリント配線板200Aは、第1実施形態と同様、電源端子310V1に電気的に導通する第1電源ヴィアである電源ヴィア220V1と、電源端子310V2に電気的に導通する第2電源ヴィアである電源ヴィア220V2とを有している。また、プリント配線板200Aは、第1実施形態と同様、信号端子310Sに電気的に導通する信号ヴィア220Sと、グラウンド端子310Gに電気的に導通するグラウンドヴィア(不図示)とを有している。
第2実施形態では、導体層202Aに電源パターン250Vが配置され、導体層203Aにグラウンドパターン250Gが配置されている。導体層204Aには、信号パターン250Sが配置されている。電源パターン250V、グラウンドパターン250G及び信号パターン250Sは、導体で形成されたパターン(導体パターン)である。なお、導体層201Aと導体層202Aとの間に、別のグラウンドパターンが配置された導体層が存在していてもよい。即ち、複数の内層のうち、プリント配線板200AのZ方向の中央よりも導体層201Aの側に配置されている内層に電源パターン250Vが配置されていればよい。
不図示のグラウンドヴィアは、グラウンドパターン250Gに接続されており、導体層204Aにおいて、信号ヴィア220Sは、信号パターン250Sに接続されている。コンデンサ320の一方の端子321は、導体層204Aにおいて、電源ヴィア220V1に接続されている。また、コンデンサ320の他方の端子322は、導体層204Aにおいて、不図示のグラウンドヴィアに接続されている。
第2実施形態では、導体層202Aにおいて、相対的に信号ヴィア220Sに近い電源ヴィア220V1は、クリアランス(欠損)Rにより電源パターン250Vに接続されていない。導体層202Aにおいて、相対的に信号ヴィア220Sと遠い電源ヴィア220V2は、電源パターン250Vに接続されている。そして、導体層201Aに対して電源パターン250Vのある導体層202Aよりも遠くの導体層、第2実施形態では導体層204Aにおいて、電源ヴィア220V1と電源ヴィア220V2とが導体パターン260VAで接続されている。なお、説明の都合上、図5では、グラウンドヴィアの図示を省略し、代わって、導体パターン260VAを図示している。
よって、導体層204Aにおいて、電源ヴィア220V1には、コンデンサ320の一方の端子321が接続されているので、電源ヴィア220V1はコンデンサ320の一方の端子321に電気的に導通している。また、導体層204Aにおいて、電源ヴィア220V1と電源ヴィア220V2とが導体パターン260VAで接続されているので、電源ヴィア220V2はコンデンサ320の一方の端子321に電気的に導通している。即ち、複数の電源ヴィア220V1,220V2(複数の電源端子310V1,310V2)に対して共通の1つのコンデンサ320が設けられており、コンデンサの実装数を削減している。
また、電源端子310V2には、電源パターン250Vに印加された直流電圧が、電源ヴィア220V2を介して印加される。電源端子310V1には、電源パターン250Vに印加された直流電圧が、電源ヴィア220V2、導体パターン260VA及び電源ヴィア220V1を介して印加される。よって、いずれの電源端子310V1,310V2にも安定した給電が維持される。
電源パターン250Vを伝搬するノイズ電流Nは、導体層202Aにおいて電源ヴィア220V1が電源パターン250Vに接続されていないので電源ヴィア220V2に流れる。そして、ノイズ電流Nは、導体パターン260VA及び電源ヴィア220V1を経て、コンデンサ320に流れる。これにより、ノイズ電流Nが電源端子310V1,310V2に伝搬するのを低減することができる。このときの電源ヴィア220V1におけるZ方向のノイズ電流Nの伝搬経路長は、ほぼ0である。磁界結合は伝搬経路長に比例するため、電源ヴィア220V1から信号ヴィア220Sへのノイズの伝搬を効果的に低減することができる。
[第3実施形態]
次に、第3実施形態に係るプリント回路板について説明する。図6は、第3実施形態に係るプリント回路板を示す模式図である。図6には、プリント回路板100Aの断面を模式的に図示している。なお、第3実施形態において、第1実施形態と同様の構成については、同一符号を付して説明を省略する。プリント回路板100Bは、プリント配線板200Bを備えている。またプリント回路板100Bは、プリント配線板200Bに実装されたLSI300と、プリント配線板200Bに実装された容量性素子として、第1容量性素子であるコンデンサ3201及び第2容量性素子である3202とを備えている。コンデンサ3201,3202は、バイパスコンデンサであり、第3実施形態では、電源端子310V1,310V2それぞれに対して個別に用いられる。コンデンサ3201は、一対の端子3211,3221を有する部品(素子)であり、チップコンデンサが好適である。同様に、コンデンサ3202は、一対の端子3212,3222を有する部品(素子)であり、チップコンデンサが好適である。
次に、第3実施形態に係るプリント回路板について説明する。図6は、第3実施形態に係るプリント回路板を示す模式図である。図6には、プリント回路板100Aの断面を模式的に図示している。なお、第3実施形態において、第1実施形態と同様の構成については、同一符号を付して説明を省略する。プリント回路板100Bは、プリント配線板200Bを備えている。またプリント回路板100Bは、プリント配線板200Bに実装されたLSI300と、プリント配線板200Bに実装された容量性素子として、第1容量性素子であるコンデンサ3201及び第2容量性素子である3202とを備えている。コンデンサ3201,3202は、バイパスコンデンサであり、第3実施形態では、電源端子310V1,310V2それぞれに対して個別に用いられる。コンデンサ3201は、一対の端子3211,3221を有する部品(素子)であり、チップコンデンサが好適である。同様に、コンデンサ3202は、一対の端子3212,3222を有する部品(素子)であり、チップコンデンサが好適である。
プリント配線板200Bは、第3実施形態では4層以上のプリント配線板であり、複数の導体層201B,202B,203B,204Bが、絶縁体(誘電体)からなる絶縁体層(誘電体層)を介して積層されて構成されている。導体層201B〜204Bは、導体パターンが配置される層である。
導体層201Bは、プリント配線板200Bの一方の表面(第1表面)を構成する表層(第1表層)、導体層202B,203Bは内層、導体層204Bはプリント配線板200Bの他方の表面(第2表面)を構成する表層(第2表層)である。なお、導体層201B,204B上には、接合用のランド等を避けて不図示のソルダーレジストが形成されている。
一対の導体層201B,204Bのうち、一方の導体層201Bには、LSI300が実装され、他方の導体層204Bには、コンデンサ3201,3202が実装されている。コンデンサ3201,3202は、LSI300の近くに配置するのが好ましく、プリント配線板200Bの表面に垂直な方向(Z方向)から見て、LSI300と重なる位置に配置されている。
プリント配線板200Bは、第1実施形態と同様、電源端子310V1に電気的に導通する第1電源ヴィアである電源ヴィア220V1と、電源端子310V2に電気的に導通する第2電源ヴィアである電源ヴィア220V2とを有している。また、プリント配線板200Bは、第1実施形態と同様、信号端子310Sに電気的に導通する信号ヴィア220Sと、グラウンド端子310Gに電気的に導通するグラウンドヴィア(不図示)とを有している。
第3実施形態では、導体層202Bに電源パターン250Vが配置され、導体層203Bにグラウンドパターン250Gが配置されている。導体層204Bには、信号パターン250Sが配置されている。電源パターン250V、グラウンドパターン250G及び信号パターン250Sは、導体で形成されたパターン(導体パターン)である。なお、導体層201Bと導体層202Bとの間に、別のグラウンドパターンが配置された導体層が存在していてもよい。即ち、複数の内層のうち、プリント配線板200BのZ方向の中央よりも導体層201Bの側に配置されている内層に電源パターン250Vが配置されていればよい。
導体層203Bにおいて、不図示のグラウンドヴィアは、グラウンドパターン250Gに接続されている。導体層204Bにおいて、信号ヴィア220Sは、信号パターン250Sに接続されている。第1容量性素子であるコンデンサ3201の一方の端子3211は、導体層204Bにおいて、電源ヴィア220V1に接続されている。第2容量性素子であるコンデンサ3202の一方の端子3212は、導体層204Bにおいて、電源ヴィア220V2に接続されている。なお、コンデンサ3201,3202の他方の端子3221,3222は、導体層204Bにおいて、不図示のグラウンドヴィアに接続されている。
第3実施形態では、導体層202Bにおいて、相対的に信号ヴィア220Sに近い電源ヴィア220V1は、クリアランス(欠損)Rにより電源パターン250Vに接続されていない。導体層202Aにおいて、相対的に信号ヴィア220Sと遠い電源ヴィア220V2は、電源パターン250Vに接続されている。そして、導体層201Bに対して電源パターン250Vのある導体層202Bよりも遠くの導体層、第3実施形態では導体層204Bにおいて、電源ヴィア220V1と電源ヴィア220V2とが導体パターン260VBで接続されている。したがって、電源ヴィア220V1,220V2の両方とも、コンデンサ3201の一方の端子3211及びコンデンサ3202の一方の端子3212に電気的に導通していることになる。なお、説明の都合上、図6では、グラウンドヴィアの図示を省略し、代わって、導体パターン260VBを図示している。
電源端子310V2には、電源パターン250Vに印加された直流電圧が、電源ヴィア220V2を介して印加される。電源端子310V1には、電源パターン250Vに印加された直流電圧が、電源ヴィア220V2、導体パターン260VB及び電源ヴィア220V1を介して印加される。よって、いずれの電源端子310V1,310V2にも安定した給電が維持される。
電源パターン250Vを伝搬するノイズ電流Nは、導体層202Bにおいて電源ヴィア220V1が電源パターン250Vに接続されていないので、電源ヴィア220V2に流れる。電源ヴィア220V1と電源ヴィア220V2とは導体パターン260VBで接続されており、電源ヴィア220V1にはコンデンサ3201(の端子3211)、電源ヴィア220V2にはコンデンサ3202(の端子3212)がそれぞれ接続されている。したがって、ノイズ電流Nは、コンデンサ3201に集中せずに、コンデンサ3201とコンデンサ3202に分散して流れる。よって、電源ヴィア220V1に流れるノイズ電流Nが低減されるので、電源ヴィア220V1から信号ヴィア220Sへのノイズの伝搬を効果的に低減することができる。
更に、第3実施形態では、電源ヴィア220V1におけるZ方向のノイズ電流Nの伝搬経路長は、ほぼ0である。磁界結合は伝搬経路長に比例するため、電源ヴィア220V1から信号ヴィア220Sへのノイズの伝搬を効果的に低減することができる。
コンデンサ3201とコンデンサ3202は同じ仕様のコンデンサ部品としてもよいが、異なる仕様のコンデンサ部品としてもよい。第3実施形態では、コンデンサ3202の寄生インダクタンスは、コンデンサ3202の寄生インダクタンスよりも低くなっている。コンデンサ3202の方がコンデンサ3201よりも寄生インダクタンスが低いため、周囲部品から電源パターン250Vに伝搬したノイズ電流Nは、コンデンサ3202に吸収され易くなる。そのため、電源ヴィア220V1へ伝搬するノイズ電流Nをさらに小さくすることができ、電源ヴィア220V1から電磁誘導により信号ヴィア220Sへ伝搬するノイズをさらに低減することができる。
[実施例1]
第3実施形態におけるプリント回路板の構成において、シミュレーションを行った。以下、シミュレーションによる検証結果について説明する。図7及び図8は、実施例1においてシミュレーションに用いたプリント配線板の構成を示す平面図である。シミュレーションに用いたプリント配線板は、6層のプリント配線板である。LSIが実装される層からコンデンサが実装される層に向かって順に、第1層、第2層、第3層、第4層、第5層、第6層とする。図7(a)はプリント配線板の第1層を示す平面図である。図7(b)はプリント配線板の第2層を示す平面図である。図7(c)はプリント配線板の第3層を示す平面図である。図8(a)はプリント配線板の第4層を示す平面図である。図8(b)はプリント配線板の第5層を示す平面図である。図8(c)はプリント配線板の第6層を示す平面図である。
第3実施形態におけるプリント回路板の構成において、シミュレーションを行った。以下、シミュレーションによる検証結果について説明する。図7及び図8は、実施例1においてシミュレーションに用いたプリント配線板の構成を示す平面図である。シミュレーションに用いたプリント配線板は、6層のプリント配線板である。LSIが実装される層からコンデンサが実装される層に向かって順に、第1層、第2層、第3層、第4層、第5層、第6層とする。図7(a)はプリント配線板の第1層を示す平面図である。図7(b)はプリント配線板の第2層を示す平面図である。図7(c)はプリント配線板の第3層を示す平面図である。図8(a)はプリント配線板の第4層を示す平面図である。図8(b)はプリント配線板の第5層を示す平面図である。図8(c)はプリント配線板の第6層を示す平面図である。
図7(a)には、LSIが実装される領域A1と、LSIに電圧を供給する電源回路が実装される領域A2と、LSIの周囲部品が実装される領域A3とがある。各回路は、縦5個×横5個の合計25個の端子を有しており、プリント配線板上の各領域A1〜A3には、縦5個×横5個の合計25個のランドが存在する。
領域A1において、LSIに電力を供給するために、第1電源端子が接合される電源ランド210V1、第2電源端子が接合される電源ランド210V2、グラウンド端子が接合されるグラウンドランド210Gが形成されている。また、領域A1において、LSIの信号端子が接合される信号ランド210Sが形成されている。
第1層にて、電源ランド210V1は電源ヴィア220V1と接続され、電源ランド210V2は電源ヴィア220V2と接続され、グラウンドランド210Gはグラウンドヴィア220Gと接続されている。また、第1層にて、信号ランド210Sは信号ヴィア220Sと接続されている。
領域A1には電源ランド210V1,210V2が各々2つ、電源ヴィア220V1,220V2が各々2つある。また、領域A1にはグラウンドランド210Gが4つ、グラウンドヴィア220Gが4つある。また、領域A1には信号ランド210Sが1つ、信号ヴィア220Sが1つある。
図7(b)、図8(a)及び図8(b)に示す導体層は、グラウンド層であり、基板サイズと略同サイズのグラウンドパターン(ベタ配線)250Gが存在する。グラウンドパターン250Gは各グラウンドヴィア220Gと接続されている。
図7(c)に示す導体層は、電源層であり、4.5[mm]×24[mm]の電源パターン(ベタ配線)250Vが存在する。電源パターン250Vは、信号ヴィア220Sに隣接する電源ヴィア220V1以外の電源ヴィア220V2と接続されている。電源ヴィア220V1はクリアランス(欠損)Rにより電源パターン250Vとは接続されていない。
図8(c)に示す導体層には、コンデンサ3201,3202が実装されている。コンデンサ3201の一方の端子3211は電源ヴィア220V1に接続され、他方の端子3221はグラウンドヴィア220Gに接続されている。コンデンサ3202の一方の端子3212は電源ヴィア220V2に接続され、他方の端子3222はグラウンドヴィア220Gに接続されている。電源ヴィア220V1と電源ヴィア220V2とは、導体パターン260VBで接続されている。
図8(c)に示す導体層には、信号測定用のパッド270Sが形成されており、信号ヴィア220Sとパッド270Sとが、信号パターン250Sで接続されている。なお、パッド270Sの両側にグラウンドパターン280Gが形成されており、図8(b)に示すグラウンドパターン250Gにグラウンドヴィア290Gで接続されている。
ここで、比較例1のプリント配線板として、実施例1のプリント配線板に対してクリアランスRを設けずに電源ヴィア220V1を電源パターン250Vに接続し、導体パターン260VBを削除したモデルを用意した。
実施例1のプリント回路板と比較例1のプリント回路板について、Cadence社の電磁界シミュレータPowerSIを用いて、基板のインピーダンスを計算した。
解析条件として、解析Portを5つ設定した。port1は、領域A1の電源ランド210V1とグラウンドランド210Gである。port2は、領域A1の信号ランド210Sとグラウンドランド210Gである。port3は、領域A3の電源ランドとグラウンドランドである。port4は、領域A2の電源ランドとグラウンドランドである。port5は、信号パッド270Sとグラウンドパターン280Gである。
また、コンデンサ3201,3202の電気特性として、容量0.1[μF]、寄生抵抗20[mΩ]、寄生インダクタンス250[pH]とした。
なお、基板サイズや層構成、ヴィア/ランド情報、物性値を以下の表1に示す。
図9(a)は、実施例1と比較例1のプリント回路板において、シミュレーションにより求めたPort1の入力インピーダンスを示すグラフである。つまり、図9(a)に示すグラフは、LSIの給電特性を表した結果である。図9(a)に示すシミュレーションの結果を見ると、周波数が100[MHz]の時の入力インピーダンスは、実施例1では0.25[Ω]、比較例1では0.24[Ω]となっており、概ね同じ給電特性となっている。
図9(b)は、実施例1と比較例1のプリント回路板において、シミュレーションにより求めたPort3−Port5間の伝達インピーダンスを示すグラフである。つまり、図9(b)に示すグラフは、周囲部品から信号線への伝搬特性を表しており、伝達インピーダンスが低いほど、信号線へのノイズの伝搬が低減される。
図9(b)に示すシミュレーションの結果を見ると、周波数が100[MHz]の時の伝達インピーダンスは、比較例1では4.3[mΩ]、実施例1では比較例1よりも低い2.0[mΩ]となっている。したがって、実施例1のプリント回路板の構成では、比較例1のプリント回路板の構成よりも信号線へのノイズの伝搬が抑制される。
図10(a)は、実施例1と比較例1のプリント回路板における回路解析のネットリスト示す説明図である。実施例1と比較例1のプリント回路板において、電磁界シミュレータで計算したインピーダンスモデル601を用いて、回路解析を実施し、周囲部品から信号配線への伝搬ノイズ量を計算した。回路解析にはSynopsys社の回路シミュレータHSPICEを使用した。
インピーダンスモデル601のPort1にLSIの内部容量として1[nF]を接続した。また、Port2とPort5には終端抵抗として50[Ω]を接続し、Port4には電源回路の電圧源として1.5[V]、Port3には周囲部品のノイズ源としての電流源の内部容量1[nF]を接続した。電流源は、三角波電流を出力し、Low電流を0、High電流を5[A]、周波数を630[MHz]とし、平均の消費電流が2[A]となるように設定した。
図10(b)は、実施例1と比較例1のプリント回路板においてPort5で観測されたノイズの電圧波形を示すグラフである。図10(b)より、比較例1では、周囲部品から信号線へ伝搬するノイズ量が59.8[mV]であったのに対し、実施例1では、周囲部品から信号線へ伝搬するノイズ量が34.2[mV]と、比較例1に対して40%低減している。以上から、実施例1では、LSIへの給電特性を維持した状態で、周囲部品から電源線を介して信号線へ伝搬するノイズが低減される。
[実施例2]
実施例1では、コンデンサ3201,3202ともに寄生インダクタンスを250[pH]とした場合についてシミュレーションを行った。実施例2では、コンデンサ3202の寄生インダクタンスをコンデンサ3201の寄生インダクタンスよりも低くして、シミュレーションを行った。以下、そのシミュレーション結果について説明する。なお、実施例2では、実施例1及び比較例1と同様に、Cadence社の電磁界シミュレータPowerSIを用いて、基板のインピーダンスを計算した。
実施例1では、コンデンサ3201,3202ともに寄生インダクタンスを250[pH]とした場合についてシミュレーションを行った。実施例2では、コンデンサ3202の寄生インダクタンスをコンデンサ3201の寄生インダクタンスよりも低くして、シミュレーションを行った。以下、そのシミュレーション結果について説明する。なお、実施例2では、実施例1及び比較例1と同様に、Cadence社の電磁界シミュレータPowerSIを用いて、基板のインピーダンスを計算した。
実施例2では、コンデンサ3201の寄生インダクタンスを500[pH]とし、コンデンサ3202の寄生インダクタンスを166[pH]とした。
図11は、実施例1、実施例2及び比較例1のプリント回路板において、シミュレーションにより求めたPort3−Port5間の伝達インピーダンスを示すグラフである。つまり、図11に示すグラフは、周囲部品から信号線への伝搬特性を表しており、伝達インピーダンスが低いほど、信号線へのノイズの伝搬が低減される。
図11に示すシミュレーションの結果を見ると、周波数が100[MHz]の時の伝達インピーダンスは、比較例1では4.3[mΩ]、実施例1では比較例1よりも低い2.0[mΩ]、実施例2は実施例1よりも更に低い1.6[mΩ]となっている。したがって、実施例2のプリント回路板の構成では、信号線へのノイズの伝搬が更に低減される。
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、実施形態に記載されたものに限定されない。
上述した実施形態では、信号ヴィア220Sが1つの場合について説明したが、複数ある場合であってもよい。また、上述した実施形態では、1つの信号ヴィア220Sに対して、1つの電源ヴィア220V1が存在する場合について説明したが、これに限定するものではない。1つの信号ヴィア220Sに対して、複数の電源ヴィア220V1が存在する場合であってもよい。同様に、電源ヴィア220V2が1つの場合について説明したが、複数ある場合であってもよい。また、コンデンサ320が1つの場合について説明したが、1つに限定されるものではなく、複数あってもよい。コンデンサ3201,3202についても同様に、複数あってもよい。
また、半導体装置がBGA型の半導体パッケージである場合について説明したが、BGA型に限定するものではなく、LGA型の半導体パッケージであってもよい。また、半導体装置がBGA型やLGA型以外の半導体パッケージであってもよい。
また、第1実施形態において、電源ヴィア220V2が貫通ヴィアである場合について説明したが、貫通ヴィアに限定するものではない。導体パターン260Vが内層である導体層204に形成されているので、導体層201と導体層204との間に形成された貫通していないヴィアであってもよい。なお、第2実施形態及び第3実施形態においては、電源ヴィア220V2は貫通ヴィアである必要がある。
また、信号ヴィア220Sが貫通ヴィアである場合について説明したが、貫通ヴィアに限定するものではなく、内層において信号パターンと接続される構成であれば、第1表面と内層との間に形成された貫通していないヴィアであってもよい。
100…プリント回路板、200…プリント配線板、201…導体層(第1表面)、202…導体層(内層)、204…導体層(遠くの導体層)、205…導体層(第2表面)、220S…信号ヴィア、220V1…電源ヴィア(第1電源ヴィア)、220V2…電源ヴィア(第2電源ヴィア)、250V…電源パターン、260V…導体パターン、300…LSI(半導体装置)、310S…信号端子、310V1…電源端子(第1電源端子)、310V2…電源端子(第2電源端子)、320…コンデンサ(容量性素子)、321…一方の端子
Claims (10)
- 第1電源端子、第2電源端子及び信号端子を有する半導体装置と、
一対の端子を有する容量性素子と、
前記半導体装置が実装された第1表面、前記容量性素子が実装された、前記第1表面とは反対側の第2表面、及び電源パターンが配置された内層を有するプリント配線板と、を備え、
前記プリント配線板は、
前記信号端子に電気的に導通する信号ヴィアと、
前記第1電源端子に電気的に導通し、前記内層で前記電源パターンと接続されていない、前記プリント配線板を貫通する第1電源ヴィアと、
前記第2電源端子に電気的に導通し、前記信号ヴィアに対して前記第1電源ヴィアよりも遠くに配置され、前記内層で前記電源パターンと接続されている第2電源ヴィアと、を有し、
前記第1電源ヴィアと前記第2電源ヴィアとは、前記第1表面に対して前記内層よりも遠くの導体層に配置された導体パターンで接続されて、前記容量性素子の一方の端子に電気的に導通していることを特徴とするプリント回路板。 - 前記遠くの導体層が、前記内層と前記第2表面との間に配置された導体層であることを特徴とする請求項1に記載のプリント回路板。
- 前記遠くの導体層が、前記第2表面に配置された導体層であることを特徴とする請求項1に記載のプリント回路板。
- 前記容量性素子が、前記第2表面において前記第1電源ヴィアに接続されていることを特徴とする請求項1乃至3のいずれか1項に記載のプリント回路板。
- 前記容量性素子が、前記第2表面において前記第1電源ヴィアに接続された第1容量性素子と、前記第2表面において前記第2電源ヴィアに接続された第2容量性素子とで構成されていることを特徴とする請求項1乃至3のいずれか1項に記載のプリント回路板。
- 前記第2容量性素子の寄生インダクタンスが、前記第1容量性素子の寄生インダクタンスよりも低いことを特徴とする請求項5に記載のプリント回路板。
- 前記第1電源ヴィアの中心線と前記信号ヴィアの中心線との距離をD、前記遠くの導体層と前記第2表面との距離をLとしたとき、
L≦−0.12×D2+0.8×D+0.36
の関係式を満たすことを特徴とする請求項1乃至6のいずれか1項に記載のプリント回路板。 - 前記半導体装置が、BGA型又はLGA型の半導体パッケージであることを特徴とする請求項1乃至7のいずれか1項に記載のプリント回路板。
- 前記第1電源ヴィアは、前記信号ヴィアに隣接するヴィアであることを特徴とする請求項1乃至8のいずれか1項に記載のプリント回路板。
- 請求項1乃至9のいずれか1項に記載のプリント回路板と、
前記プリント回路板に接続された制御対象と、を備えた電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016109322A JP2017216367A (ja) | 2016-05-31 | 2016-05-31 | プリント回路板及び電子機器 |
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Cited By (1)
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US11189581B2 (en) | 2018-08-30 | 2021-11-30 | Samsung Electronics Co., Ltd. | Electronic device including semiconductor package including package ball |
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- 2016-05-31 JP JP2016109322A patent/JP2017216367A/ja active Pending
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