JP2006196859A

JP2006196859A - 多層プリント回路板

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Publication number: JP2006196859A
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Inventors: Yasuji Hayashi; 靖二林; Hideho Inagawa; 秀穂稲川
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Abstract

【課題】ＩＣ／ＬＳＩの電源配線をヴィアでＩＣ／ＬＳＩ実装面の裏に引き出した後、バイパスコンデンサを実装する形態において、効果的なバイパスコンデンサによるノイズ低減を、簡易な構成で実現できるようにする。
【解決手段】第１の表層２０５から第２の表層２０９を貫き、基幹電源導体層２０７とは電気的に接続されない第１の電源ヴィア２１０と、第２の表層から第１の表層を貫き、基幹電源導体層２０７と電気的に接続される第２の電源ヴィア２１３と、第２の表層に配置され、第１の電源ヴィアと第２の電源ヴィアとを接続する第２の導体パターン２１１と、第２の表層から第１の表層を貫き、グラウンド層２０８と電気的に接続されるグラウンドヴィア２１４とを具備し、第２の表層において、第２の導体パターン２１１とグラウンドヴィア２１４とがバイパスコンデンサ２１２を介して接続されている。
【選択図】図１

Description

本発明は、半導体集積回路（ＩＣ／ＬＳＩ）およびバイパスコンデンサを実装したプリント回路板に関するものである。

近年、電子機器の高機能化への要求はとどまることがなく、それに伴いプリント配線板に実装されたＡＳＩＣをはじめとする半導体集積回路（ＩＣ／ＬＳＩ）の高集積化、高速化が進んでいる。

しかしながら、一方で、これらの半導体集積回路の高集積化、高速化は、電源及びグラウンド電圧の変動や放射ノイズを引き起こし、他の電子機器に影響を及ぼしたり、自回路の誤動作を引き起こすといった、大きな問題をひきおこしている。すなわち半導体集積回路の高集積化により半導体集積回路が大電流を必要とするようになり、プリント配線板の電源パターンのわずかなインダクタンスが、大きな電源電位変動が発生する要因となっている。また、半導体集積回路の電源及びグラウンド電圧の変動や、その変動がプリント配線板上で変換されて発生するコモンモードの電位変動が、放射ノイズの要因となっている。

このような問題を解決する有効な手段として、バイパスコンデンサをＩＣ近傍に配置する対策が従来からとられている。バイパスコンデンサは、ＩＣ近傍からＩＣに電荷を供給する仮想的な電源として作用するコンデンサである。

特開平９−１３９５７３号公報（特許文献１）では、バイパスコンデンサを半導体集積回路の電源端子にできるだけ近い位置に付加することが示されている。また基幹電源配線と半導体集積回路の間に、インダクタンスを付加することで放射ノイズを抑制することも示されている。

また近年、ＢＧＡ（ＢａｌｌＧｒｉｄＡｌｌｅｙ）やＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）などのように、数百ピン規模の多ピン構造の半導体パッケージが用いられるようになってきている。このような半導体パッケージの近傍の領域は、信号線の引き出しに大部分が占有され、特許文献１のような電源配線パターンを実施することが困難となっている。そのため、図９に示すように、多層のプリント配線板を使用し、電源配線はヴィア（スルーホール）を介して裏面に引き出し、プリント配線板の裏面にバイパスコンデンサを実装している。

図９において、１０１はノイズ発生源であるところのＩＣ、１０２はＩＣ１０１に電源を供給する電源端子、１０３はＩＣ１０１に基準電位を与えるグラウンド端子、１０４はＩＣ１０１の任意の機能を有する入出力端子である。１０５はＩＣ１０１が実装されるプリント配線板の表層導体、１０６は表層導体に設けられた電源配線、１０７はプリント配線板の内層グラウンド導体である。１０８はＩＣ１０１が実装されたプリント配線板の電源供給システムを構成する内層基幹電源プレーン、１０９はＩＣ１０１が実装される表層導体１０５とは反対面の表層導体である。１１０はＩＣ１０１が実装された表層導体１０５から表層導体１０９に引きだし、かつ内層基幹電源プレーン１０８と接続をとる電源ヴィア（スルーホール）、１１１は電源ヴィア１１０によって表層導体１０９に引き出された電源配線である。１１２は表層導体１０９に実装されたバイパスコンデンサ、１１３はバイパスコンデンサ１１２を通った電流がグラウンド端子１０３に戻るための最短経路を構成するグラウンドヴィアである。尚、本来バイパスコンデンサ１１２は表層導体１０９の裏面に配置されているのであるが、図９においては、説明を容易にするため表層導体１０９の表面に配置した図としている。
特開平９−１３９５７３号公報

理想的なバイパスコンデンサは、周波数の増加に対して、インピーダンスは減少する特性を示す。しかしながら、実際のコンデンサでは、寄生インダクタンスや寄生抵抗が発生するために、図１０に示すように等価回路がＬＣＲの直列回路で示されるインピーダンス特性を持っている。セラミックチップコンデンサの寄生インダクタンスはおおよそ、０．５〜１．５ｎＨ程度であり、通常良く用いられる０．１μＦのバイパスコンデンサの共振周波数は、十数ＭＨｚになる。

従って近年のＩＣ動作クロック周波数や、放射ノイズで問題とする周波数領域（３０ＭＨｚ〜）では、バイパスコンデンサは、誘導性の低インピーダンス素子とみなすことができる。つまり対象とする周波数帯におけるインピーダンスの値は、インダクタンスの値で決まる。また、実際には、バイパスコンデンサによるノイズ低減効果は、ＩＣの電源端子からバイパスコンデンサまでの配線のインダクタンスを含めたインピーダンス特性で決まることとなる。

しかしながら、図９に示した構成において、ＩＣ１０１の動作によって発生したノイズ電流は、電源端子１０２から、電源配線１０６を経由して、電源ヴィア１１０へ流れる。そして電源ヴィア１１０と内層基幹電源プレーン１０８との交点において、ノイズ電流は、内層基幹電源プレーン側とバイパスコンデンサ側のインピーダンスの比に応じて分かれる。

この形態では、バイパスコンデンサ１１２とＩＣ１０１との間には、電源配線１１１、電源ヴィア１１０およびバイパスコンデンサの寄生インダクタンス（ＥＳＬ）が設けられている。そのため、バイパスコンデンサ１１２とＩＣ１０１との間のインピーダンスは、内層基幹電源プレーン１０８とＩＣ１０１との間のインピーダンスよりも高くなり、アンテナとなりやすい内層基幹電源プレーン１０８に電流が流れてしまう。従ってバイパスコンデンサ１１２による、放射ノイズの抑制効果を充分に発揮しているとは言えない。

そこで本発明の目的は、半導体集積回路の電源配線をヴィアで半導体集積回路実装面の裏に引き出した後、バイパスコンデンサを実装する形態において、効果的なバイパスコンデンサによる放射ノイズの抑制を、簡易な構成で実現できるようにすることである。

前記課題を解決するために本発明は、第１の表層に半導体集積回路が実装されるとともに、前記第１の表層とは反対面の第２の表層にバイパスコンデンサが実装され、内部に基幹電源配線層とグラウンド層の有する多層プリント回路板において、前記基幹電源配線層から前記半導体集積回路の電源端子への配線経路の途中に前記バイパスコンデンサの一方の電源端子が接続されており、前記基幹電源配線層から前記バイパスコンデンサの電源端子までの第１の配線経路のインピーダンスが、前記バイパスコンデンサの電源端子から前記ＩＣの電源端子までの第２の配線経路のインピーダンスよりも大きい多層プリント回路板を提供している。

また本発明は、第１の表層に半導体集積回路が実装されるとともに、前記第１の表層とは反対面の第２の表層にバイパスコンデンサが実装され、内部に基幹電源配線層とグラウンド層の有する多層プリント回路板において、前記基幹電源配線層から前記半導体集積回路の電源端子への配線経路の途中に前記バイパスコンデンサの一方の電源端子が接続されており、前記基幹電源配線層から前記バイパスコンデンサの電源端子までの第１の配線経路のインダクタンスが、前記バイパスコンデンサの内部の寄生インダクタンスよりも大きい多層プリント回路板を提供している。

また本発明は、第１の表層に半導体集積回路が実装されるとともに、前記第１の表層とは反対面の第２の表層にバイパスコンデンサが実装され、内部に基幹電源配線層とグラウンド層の有する多層プリント回路板において、前記第１の表層から第２の表層を貫き、前記基幹電源配線層とは電気的に接続されない第１の電源ヴィアと、前記第１の表層に配置され前記半導体集積回路の電源端子と前記第１の電源ヴィアを接続する第１の導体パターンと、前記第２の表層から第１の表層を貫き、前記基幹電源配線層と電気的に接続される第２の電源ヴィアと、前記第２の表層に配置され、前記第１の電源ヴィアと前記第２の電源ヴィアとを接続する第２の導体パターンと、前記第２の表層から第１の表層を貫き、前記グラウンド層と電気的に接続されるグラウンドヴィアとを具備し、前記第２の導体パターンと、第２のグラウンドヴィアとが前記バイパスコンデンサの一方の端子と接続されている多層プリント回路板を提供している。

また本発明は、前記第２の電源ヴィアは、前記第１の電源ヴィアと前記グラウンドヴィアを結んだ線分の垂直二等分線よりもグラウンドヴィア側に位置し、かつグラウンドヴィアを中心として、ヴィアの長さをＬ、ｅを自然対数の底とした場合に、Ｄ＝２Ｌ／ｅで表わされる半径Ｄの円の内部に位置する多層プリント回路板を提供している。

本発明によれば、内層基幹電源配線と半導体集積回路の電源端子との間のインピーダンスを、バイパスコンデンサと半導体集積回路の電源端子との間のインピーダンスよりも高くしている。すなわち、内層基幹電源配線と半導体集積回路の電源端子との間のインピーダンスは、バイパスコンデンサと半導体集積回路の電源端子との間のインピーダンスよりも高くなり、バイパスコンデンサに流れる電流が増え、放射ノイズが抑制される。すなわちバイパスコンデンサをより効果的に使用することができる。

このような電源実装パターンをプリント配線板に搭載することにより、製品開発において、放射ノイズ、機器誤動作による試作の繰り返しの抑制によるコスト削減、また他の放射ノイズ対策部品削減によるコスト削減を達成することができる。

ＩＣの電源端子からバイパスコンデンサまでのインピーダンス特性は、バイパスコンデンサの寄生インダクタンス（ＥＳＬ：ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＩｎｄｕｃｔａｎｃｅ（Ｌ））と、ＩＣの電源端子からバイパスコンデンサまでの配線のインダクタンスにより決定される。そのうちバイパスコンデンサの寄生インダクタンス（ＥＳＬ）は、バイパスコンデンサとして用いるセラミックチップコンデンサのサイズ等の物理形状で決まるものである。しかしながら、ヴィアや配線部分のインダクタンスの値を調整させることにより、放射ノイズを抑制することは可能である。

バイパスコンデンサをより効果的に使用するためには、内層基幹電源配線と半導体集積回路の電源端子との間のインピーダンスを、バイパスコンデンサと半導体集積回路の電源端子との間のインピーダンスよりも高くすれば良い。すなわち半導体集積回路で発生した高周波電流は、バイパスコンデンサと内層基幹電源配線との分岐点において、バイパスコンデンサのインピーダンスと内層基幹電源配線のインピーダンスの比に応じて分配される。そのため、バイパスコンデンサと基幹電源との分岐点と基幹電源との間にインダクタンスを付加することにより、内層基幹電源配線と半導体集積回路の電源端子との間のインピーダンスは高くなる。この時負荷するインダクタンスの値を、バイパスコンデンサの寄生インダクタンスよりも大きくすることにより、内層基幹電源配線と半導体集積回路の電源端子との間のインピーダンスは、バイパスコンデンサと半導体集積回路の電源端子との間のインピーダンスよりも高くなり、バイパスコンデンサに流れる高周波電流の割合を増加させることができる。

本発明の実施形態は、第１にＩＣ／ＬＳＩの電源端子が実装されたランドから裏面に引き出すための、第１の電源ヴィア（スルーホール）までの電源配線をできるだけ短くするものである。第２に第１の電源ヴィアと裏面に実装されたバイパスコンデンサ間の電源配線ができるだけ短くするものである。第３にバイパスコンデンサによってグラウンドに流れた電流が、半導体集積回路のグラウンド端子に到達するための経路が、最短になる位置にグラウンドヴィアを配置するものである。第４に裏面の電源配線のバイパスコンデンサを通る経路を経過した後の内層基幹電源配線に接続する第２の電源ヴィアが第１の電源ヴィア、グラウンドヴィア、第２の電源ヴィアの順に概略直線状に配置するものである。第５に、第２の電源ヴィアがグラウンドヴィアにできるだけ近い位置に配置するものである。

すなわち、本発明の実施形態では、まず第１にＩＣ／ＬＳＩの電源端子につながる表面の電源導体から裏面に引き出す第１の電源ヴィアは、プリント配線板の内層を通る基幹電源導体と接続を取らずに裏面に実装されるバイパスコンデンサと接続されている。さらにバイパスコンデンサを経過した後、再び第２の電源ヴィアによって内層を通る基幹電源配線と接続を取っている。

また、本発明の実施形態では、上記の第１の電源ヴィアの近傍にＧＮＤ（グラウンド）ヴィアを配置し、ヴィア長さをＬとしたき、グラウンドヴィアを中心に半径が２Ｌ／ｅ（ｅ：自然対数の底）の円の内側かつ、第１の電源ヴィアとグラウンドヴィアを結んだ線分の垂直二等分線で分割したグラウンドヴィア側の領域に第２の電源ヴィアを配置している。

以下に、本発明の各実施形態について具体的に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態のプリント回路板を示す模式図である。

図１において、２０１はノイズ発生源であるところのＩＣ、２０２はＩＣ２０１に電源を供給する電源端子、２０３はＩＣ２０１に基準電位を与えるグラウンド端子、２０４はＩＣ２０１の任意の機能を有する入出力端子である。２０５はＩＣ２０１が実装されるプリント配線板の表層導体、２０６は表層導体に設けられた電源配線である。２０７はＩＣ２０１が実装されたプリント配線板の電源供給システムを構成し、表層導体２０５の直下に位置する内層基幹電源プレーン、２０８はプリント配線板の内層ＧＮＤ導体である。２０９はＩＣ２０１が実装される表層導体２０５とは反対面の表層導体である。２１０はＩＣ２０１が実装された表層導体２０５から表層導体２０９に引き出す第１の電源ヴィアである。２１１は第１の電源ヴィア２１０によって表層導体２０９に引き出された電源配線である。２１２は表層導体２０９に実装されたバイパスコンデンサである。２１３はバイパスコンデンサ２１２を通った電流がグラウンド端子２０３に戻るための最短経路を構成するグラウンドヴィアであり、２１４はバイパスコンデンサ２１２への分岐経路を経由した後の電源配線２１１と内層基幹電源プレーンとの接続をとる第２の電源ヴィアである。尚本来バイパスコンデンサ２１２は表層導体２０９の裏面に配置されているのであるが、図１においては、説明を容易にするため表層導体２０９の表面に配置した図としている。

また図２は、図１に示すプリント回路板の等価回路図である。図２において、３０１は図１のＩＣ２０１、電源端子２０２、グラウンド端子２０３を内包したＩＣモデルである。３０２は図１の電源配線２０６に相当する伝送線路である。３０３は図１の第１の電源ヴィア２１０に相当するインダクタンス、３０４は図１のバイパスコンデンサ２１２に相当するコンデンサである。３０５は図１のバイパスコンデンサ２１２との分岐点以降の電源配線２１１と、第２の電源ヴィア２１４の表層導体２０９から内層電源プレーン２０７への接続を取るまでの部分のインダクタンスである。３０６は図１の内層基幹電源プレーンを示す伝送線路、３０７はＩＣ２０１に電圧を供給するための直流電圧源を示す。３０８はバイパスコンデンサ２１２の内部の寄生インダクタンス（ＥＳＬ：ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＩｎｄｕｃｔａｎｃｅ（Ｌ））である。

上記構成において、ＩＣ２０１を動作させることにより、電源端子２０２からは、高周波のノイズが発生する。この高周波ノイズは電源配線２０６を通り、第１の電源ヴィア２１０を経由して表層２０９に引き出される。このとき第１の電源ヴィア２１０は内層電源プレーン２０７に設けられた穴を貫通するので、第１の電源ヴィア２１０と内層基幹電源プレーン２０７との接続はない。また、第１の電源ヴィア２１０を経由して表層２０９に引き出され電源配線２１１は、第２の電源ヴィア２１４を経由して内層基幹電源プレーン２０７に繋がっている。この経路からＩＣ２０１へのＤＣ的な電源供給を行っている。また電源配線２１１には、バイパスコンデンサ２１２の電源側の端子が接続されている。バイパスコンデンサ２１２のグラウンド側の端子は、グラウンドヴィア２１３を介してＩＣ２０１のグラウンド端子２０３及び基幹グラウンドプレーン２０６に繋がっている。

ノイズ電流は、電源配線２１１のバイパスコンデンサ２１２と基幹電源プレーン２０７への分岐点からみたバイパスコンデンサ側のインピーダンスと、内層基幹電源プレーン２０７側のインピーダンスの比に応じて分かれる。この場合、バイパスコンデンサ２１２側のインピーダンスは、寄生インダクタンス３０８のみである。従って、グラウンドヴィア２１３や電源配線２１１からなる基幹電源プレーン２０７側のインピーダンスの方が、寄生インダクタンス３０８のインピーダンスよりも高い値を示すように構成されている。そのためノイズ電流はバイパスコンデンサ２１２側の経路を取り、第１の電源ヴィア２１０の近傍に配置されたグラウンドヴィア２１４を通ってＩＣ２０１のグラウンド端子２０３に戻る。従って、第１の電源ヴィア２１０には表層導体２０５から表層導体２０９に向かって電流が流れるのに対し、グラウンドヴィア２１３には逆向きの表層導体２０９から表層導体２０５に向かって電流が流れる。また、構造的に第２の電源ヴィア２１４には、グラウンドヴィア２１３と同様に表層導体２０９から表層導体２０５の方向に電流が流れている。

また、このグラウンドヴィア２１３と第２の電源ヴィア２１４の、互いに同じ方向に電流が流れる２つのヴィアを近接させることで、相互インダクタンスが働き、実効的な第２の電源ヴィア２１４のインダクタンスを増加させることができる。これは図２のインダクタンス３０５が増加したことにより、寄生インダクタンス３０８とのインピーダンスの差をより大きくすることができる。従って伝送線路３０６への電流の伝播を抑制するものである。これによって、基幹電源プレーン２０７に流れるノイズ電流を低減でき、放射ノイズを低減することができる。

すなわち上記構成では、第１の電源ヴィアと第２の電源ヴィアはプリント配線板の鉛直方向に関してそれぞれ逆向きに電流が流れるが、グラウンドヴィアには第１の電源ヴィアを通った電流が、バイパスコンデンサを介してグラウンドに流れ込んだ電流のリターン経路として作用するために、第１の電源ヴィアとは反対方向の電流が励起される。そのため、第２の電源ヴィアとは同じ方向の電流が流れることになり、グラウンドヴィアとの相互インダクタンスによる実効的なインダクタンスの上昇を可能としている。

この時、グラウンドヴィアと第２の電源ヴィアの間隔と２導体間に働く相互インダクタンスは以下の近似式（１）
Ｍ＝２Ｌ（ｌｎ（２Ｌ／ｄ）−１）×１０−７・・・（１）
によって示される（Ｍ：相互インダクタンス、Ｌ：ヴィア長さ、ｄ：ヴィア間隔）。この式（１）より相互インダクタンスが作用する領域を近似的に相互インダクタンスＭが正の値を取る領域とみなすと、ｌｎ（２Ｌ／ｄ）が１以上という条件が得られる。このことから、相互インダクタンスが作用する領域はヴィア間隔ｄが２Ｌ／ｅ以内という条件が限定される（ただしｅは自然対数の底）。

上記構成では、第１の電源ヴィアとグラウンドヴィアの間には互いに逆向きの電流が流れるが、互いに逆向きの電流が流れる導体間に働く相互インダクタンスの効果によって第１の電源ヴィアの実効的なインダクタンスが低下する。半導体集積回路の電源端子からバイパスコンデンサまでのインダクタンスつまりインピーダンスが低減させることで、バイパスコンデンサによる電源電位安定、放射ノイズ低減効果を増加させる。ここで平行２導体間に働く相互インダクタンスは近似的に上記の式（１）で示されるため、相互インダクタンスが作用するヴィア間隔は、式（１）が正の値を取る領域とし、２Ｌ／ｅ以内（ただしｅは自然対数の底）とヴィア間隔が限定されるものである。

２つの導体に働く相互インダクタンスは、式（１）で近似的に示されるように、グラウンドヴィア２１４と第２の電源ヴィア２１３の距離が近いほど大きく、可能な限り近接させることが望ましいことがわかる。また、逆に相互インダクタンスが働く限界のヴィア間距離は、相互インダクタンスを示す式（１）において相互インダクタンスＭが正を取る領域とすれば、この条件より２Ｌ／ｅ以内（ただしｅは自然対数の底）とヴィア間隔が限定される。

図３は図１に示される第１の電源ヴィア、第２の電源ヴィア、グラウンドヴィアの位置関係を説明するプリント配線板の平面図である。図３において、２１０は第１の電源ヴィア、２１３は第２の電源ヴィア、２１４はグラウンドヴィアである。５０４は第１の電源ヴィア２１０とグラウンドヴィア２１４を結ぶ線分の垂直２等分線、５０５グラウンドヴィア２１４を中心に半径２Ｌ／ｅ（Ｌはヴィア長さ、ｅは自然対数の底）の円、５０６は第２の電源ヴィア２１３が配置される領域をそれぞれ示す。

図１においてグラウンドヴィア２１３と第２の電源ヴィア２１４の間に相互インダクタンスが働く間隔は、ヴィア長さをＬとすれば２Ｌ／ｅ以内であれば良い。その領域をプロットすると図３に示す円５０５以内の領域で示している。また、第２の電源ヴィア２１４が第１の電源ヴィア２１０との相互インダクタンスの影響を受けないためには、少なくとも第２の電源ヴィア２１４が、第１の電源ヴィア２１０よりもグラウンドヴィア２１４に近接させなければならない。つまり図３における垂直２等分線５０４よりもグラウンドヴィア２１４側に位置することが必要である。上記の二つの条件をプリント配線板上にプロットすると図４の領域５０６に示すものになる。

図４は、ヴィア長さＬが、１．０ｍｍの時、１．６ｍｍの時、３．０ｍｍの時における、グラウンドヴィアと第２の電源ヴィアの間隔と２導体間に働く実効インダクタンスを示したグラフである。ヴィア長さＬが、１．０ｍｍの時の２Ｌ／ｅの値は０．７３５、ヴィア長さＬが、１．６ｍｍの時の２Ｌ／ｅの値は１．１７７、ヴィア長さＬが、３．０ｍｍの時の２Ｌ／ｅの値は２．２０７である。図４からわかるように、第１の電源ヴィアとグラウンドヴィアの間隔が、ヴィア長さをＬとしたとき、２Ｌ／ｅ以内とすることにより、有効な効果を得ることができる。

すなわち第２の電源ヴィアとグラウンドヴィアを２Ｌ／ｅ以内に近接させ、かつ互いに逆向きの電流が流れる第１の電源ヴィアとは距離を保っている。これにより、第１の電源ヴィアとの間の相互インダクタンスによる実効的なインダクタンスの低減を避けつつ、グラウンドヴィアとの相互インダクタンスによる実効的なインダクタンスの上昇を可能とし、放射ノイズを低減させるように作用する。

尚、第２の電源ヴィアに流れる電流は、バイパスコンデンサを経過した分だけ、第１の電源ヴィアを流れる電流に比べて小さい。グラウンドヴィアを流れる電流の向きは、第２の電源ヴィアをグラウンドヴィアに近接させたところで、実質的には第１の電源ヴィアの影響が大きく、グラウンドヴィアと第２の電源ヴィアに流れる電流の向きが逆向きになることは実際にはない。

また、図１に示すように、第１の電源ヴィア２１０、グラウンドヴィア２１４、第２の電源ヴィア２１３の順番で略直線上に配置すれば、同じ実装配線領域内で第２の電源ヴィア２１３が受ける第１の電源ヴィア２１０からの影響を最小にできる。また実装領域を小さくすることもできる。

また、本実施形態に示すように、内層基幹電源プレーン２０７を表層導体２０５の直下の内層に取ることで、表層導体２０９から内層基幹電源プレーン２０７に電源を引き出す第２の電源ヴィア２１３が長くなる。そのため、図２におけるインダクタンス３０５を大きくすることができ、放射ノイズの抑制に有効である。

（第２の実施形態）
図５は、本発明の第２の形態を示す模式図である。図５において、６０１はノイズ発生源であるところのＩＣ、６０２はＩＣ６０１に電源を供給する電源端子、６０３はＩＣ６０１に基準電位を与えるグラウンド端子、６０４はＩＣ６０１の任意の機能を有する入出力端子である。６０５はＩＣ６０１が実装されるプリント配線板の表層導体、６０６は表層導体に設けられた電源配線である。６０７はＩＣ６０１が実装されたプリント配線板の電源供給システムを構成し、表層導体６０５の直下に位置する内層基幹電源プレーンである。６０８はプリント配線板の内層ＧＮＤ導体、６０９はＩＣ６０１が実装される表層導体６０５とは反対面の表層導体である。６１０はＩＣ６０１が実装された表層導体６０５から表層導体６０９に引き出す第１の電源ヴィアである。６１１は第１の電源ヴィア６１０によって表層導体６０９に引き出された電源配線である。６１２は表層導体６０９に実装されたバイパスコンデンサである。６１５は電源配線６１１上のバイパスコンデンサ６１２実装位置から後の電源配線に設けられたミアンダ配線パターンである。６１３はバイパスコンデンサ６１２を通った電流がグラウンド端子６０３に戻るための最短経路を構成するグラウンドヴィアであり、６１４はミアンダ配線パターン６１５と内層基幹電源プレーン６０７との接続をとる第２の電源ヴィアである。

上記構成では、ミアンダ配線パターン６１５はインダクタンスとして作用する。従って、第２の電源ヴィア６１４とミアンダ配線パターン６１５の値を、バイパスコンデンサ６１２の寄生インダクタンスの値よりも高くしている。これにより内層基幹電源プレーン６０８とＩＣ６０１の電源端子との間のインピーダンスを、バイパスコンデンサ６１２とＩＣ６０１の電源端子との間のインピーダンスよりも高くすることができる。

以上のようにしてバイパスコンデンサ周りの設計においては、半導体集積回路の電源端子からバイパスコンデンサまでのインダクタンスを低減している。これによりバイパスコンデンサを経過した後、基幹電源に接続する個所のインダクタンスを上げ、半導体集積回路の電源電位変動、放射ノイズの発生を抑制している。

（第３の実施形態）
図６は、本発明の第３の実施形態としてのプリント配線基板の構成を示す断面図である。ＱＦＰまたはＳＯＰタイプのＩＣ７０１の電源ピン７０２は、プリント配線板に設けられた電源配線７０６に半田付けにより実装されている。一方、プリント配線板のＩＣ７０１の表面導体７０５とは反対側の表面導体７０９には、バイパスコンデンサ７１２を実装するための電源配線７１１が設けられている。

プリント配線板は、基材７２０を絶縁材として、４層の配線層に分かれている。これら４つの配線層を上側から第１層〜第４層とする。第２層には内層基幹電源プレーン７０７が設けられており、第３層には内層グラウンドプレーン７０８が設けられている。内層基幹電源プレーン７０７とバイパスコンデンサ７１２との間は、内径０．４ｍｍ未満の細い第２の電源ヴィア７１４が、内層基幹グラウンドプレーン７０８を避けて接続されている。さらに、バイパスコンデンサ７１２とＩＣ７０１の電源配線７０６との間は、０．４ｍｍ以上の太い第１の電源ヴァイ７１０で配線接続されている。

このように、本実施形態では、第２の電源ヴィア７１４の内径を、第１の電源ヴィア７１０の内径よりも小さくすることによりインダクタンスを高くしている。従って、内層基幹電源プレーン７０８とＩＣ７０１の電源端子との間のインピーダンスを、バイパスコンデンサ７１２とＩＣ７０１の電源端子との間のインピーダンスよりも高くすることができる。

このようにして、ＩＣのへ供給される電流が、基幹電源配線から直接ではなく、バイパスコンデンサからの供給が支配的となるように配線経路を設計することにより、バイパスコンデンサが有効に機能させることができる。

（第４の実施形態）
図７は、本発明の第４の形態を示す模式図である。図７において、８０１はノイズ発生源であるところのＩＣ、８０２はＩＣ８０１に電源を供給する電源端子である。８０５はＩＣ８０１が実装されるプリント配線板の表層導体、８０６は表層導体に設けられた電源配線である。８０７はＩＣ８０１が実装されたプリント配線板の電源供給システムを構成し、表層導体８０５の直下に位置する内層基幹電源プレーンである。８０８はプリント配線板の内層グラウンドプレーン、８０９はＩＣ８０１が実装される表層導体８０５とは反対面の表層導体である。８１０はＩＣ８０１が実装された表層導体８０５から表層導体８０９に引き出す第１の電源ヴィアである。８１１は第１の電源ヴィア８１０によって表層導体８０９に引き出された電源配線である。８１２は表層導体８０９に実装されたバイパスコンデンサである。８１４は電源配線８１１と内層基幹電源プレーン８０７との接続をとる第２の電源ヴィアである。第２の電源ヴィア８１４は表層導体８０９から一端表層導体８０５に引き出され、ふたたび第２の電源ヴィア８１４に隣接する第３の電源ヴィア８１５により内層基幹電源プレーン８０７と接続している。

このように、本実施形態では、ヴィアホールの長さを異ならせることによって、内層基幹電源プレーン８０８とＩＣ８０１の電源端子との間のインピーダンスを、バイパスコンデンサ８１２とＩＣ８０１の電源端子との間のインピーダンスよりも高くすることができる。従って、ＩＣのへ供給される電流が、基幹電源配線から直接ではなく、バイパスコンデンサからの供給が支配的となるように配線経路を設計することにより、バイパスコンデンサが有効に機能させることができる。

（第５の実施形態）
図８は、本発明の第５の形態を示す模式図である。図８において、９０１はノイズ発生源であるところのＩＣ、９０２はＩＣ９０１に電源を供給する電源端子である。９０５はＩＣ９０１が実装されるプリント配線板の表層導体、９０６は表層導体に設けられた電源配線である。９０７はＩＣ９０１が実装されたプリント配線板の電源供給システムを構成し、表層導体９０５の直下に位置する内層基幹電源プレーンである。９０８はプリント配線板の内層ＧＮＤ導体、９０９はＩＣ９０１が実装される表層導体９０５とは反対面の表層導体である。９１０はＩＣ９０１が実装された表層導体８０５から表層導体８０９に引き出す第１の電源ヴィアである。電源ヴィア９１０は平行に２本のヴィアにより形成されている。９１１は第１の電源ヴィア８１０によって表層導体８０９に引き出された電源配線である。９１２は表層導体９０９に実装されたバイパスコンデンサである。９１４は電源配線８１１と内層基幹電源プレーン９０７との接続をとる第２の電源ヴィアである。

このように、本実施形態では、電源ヴィア９１０をプリント配線基板の上下２つの面を接続する並列に配置された２つのヴィアホールで構成している。これにより、内層基幹電源プレーン９０８とＩＣ９０１の電源端子との間のインピーダンスを、バイパスコンデンサ９１２とＩＣ９０１の電源端子との間のインピーダンスよりも高くすることができる。すなわちヴィアホール９１０は、並列な２つのヴィアホールを接続したものと見なされ、２つのヴィアホールの断面積を合計した、内径の大きい１つのヴィアホールと同等のインピーダンスを有すると見なせる。従って、内層基幹電源プレーン７０８とＩＣ７０１の電源端子との間のインピーダンスを、バイパスコンデンサ７１２とＩＣ７０１の電源端子との間のインピーダンスよりも高くすることができる。

このように、ＩＣのへ供給される電流が、基幹電源配線から直接ではなく、バイパスコンデンサからの供給が支配的となるように配線経路を設計することにより、バイパスコンデンサが有効に機能させることができる。

（他の実施形態）
以上説明した実施形態では、ヴァイアホールとしてスルーホールを用いる場合を例に挙げて説明したが、本発明に係るヴァイアホールの構造はこれに限定されず、ヴィアホールやインナーヴィアホールを用いた場合でも、同様な効果が得られる。

また、上記の実施形態では、プリント配線基板が４層基板の例を示しているが、２層以上のプリント配線基板であれば層数にかかわらず、本発明を適用することができ、効果が得られることは自明であろう。

更に、上記の実施形態では、ＩＣとバイパスコンデンサとはプリント配線基板の異なる面に実装される場合について説明したが、ＩＣとバイパスコンデンサが同じ面に実装される構成であっても本発明を適用することができる。

本発明は、表面実装型のＩＣ及びバイパスコンデンサを実装するプリント配線基板やその等価物（ＢＧＡインターポーザ基板など）に適用できるが、コンピュータ装置を含む電子機器に用いられるプリント配線基板に適用すると好適である。

第１の実施形態のプリント回路板を表す模式図図１のプリント回路板の等価回路図第１の実施形態における電源ヴィアとグラウンドヴィアの物理的配置を説明する模式図第１の実施形態におけるグラウンドヴィアと第２の電源ヴィアの間隔と２導体間に働く相互インダクタンスを示したグラフ第２の実施形態のプリント回路板を表す模式図第３の実施形態のプリント回路板を表す模式図第４の実施形態のプリント回路板を表す模式図第５の実施形態のプリント回路板を表す模式図従来例を示す模式図従来のバイパスコンデンサのインピーダンス特性を示すグラフ

符号の説明

１０１、２０１、６０１、７０１、８０１、９０１ＩＣ
１０２、２０２、６０２、７０２、８０２、９０２電源端子
１０３、２０３、６０３グラウンド端子
１０４、２０４、６０４入出力端子
１０５、２０５、６０５、７０５、８０５、９０５表層導体
１０６、２０６、６０６、７０６、８０６、９０６電源配線
１０７、２０７、６０７、７０７、８０７、９０７内層グラウンドプレーン
１０８、２０８、６０８、７０８、８０８、９０８内層基幹電源プレーン
１０９、２０９、６０９、７０９、８０９、９０９表層導体
１１０電源ヴィア
２１０、６１０、７１０、８１０、９１０第１の電源ヴィア
１１１、２１１、６１１、７１１、８１１、９１１電源配線
１１２、２１２、３０４、６１２、７１２、８１２、９１２バイパスコンデンサ
１１３、２１３、６１３、７１３、８１３、９１３グラウンドヴィア
２１４、６１４、７１４、８１４、９１４第１の電源ヴィア
３０１ＩＣモデル
３０２、３０６伝送線路
３０３、３０５インダクタンス
３０７電源

Claims

第１の表層に半導体集積回路が実装されるとともに、前記第１の表層と反対面の第２の表層にバイパスコンデンサが実装され、内部に基幹電源配線層と基幹グラウンド層を有する多層プリント回路板において、
前記基幹電源配層から前記半導体集積回路の電源端子への配線経路の途中に前記バイパスコンデンサの一方の電源端子が接続されており、前記基幹電源配線層から前記バイパスコンデンサの電源端子までの第１の配線経路のインピーダンスが、前記バイパスコンデンサの電源端子から前記ＩＣの電源端子までの第２の配線経路のインピーダンスよりも大きいことを特徴とする多層プリント回路板。
第１の表層に半導体集積回路が実装されるとともに、前記第１の表層と反対面の第２の表層にバイパスコンデンサが実装され、内部に基幹電源配線層と基幹グラウンド層の有する多層プリント回路板において、
前記基幹電源配線層から前記半導体集積回路の電源端子への配線経路の途中に前記バイパスコンデンサの一方の電源端子が接続されており、前記基幹電源配線層から前記バイパスコンデンサの電源端子までの第１の配線経路のインダクタンスが、前記バイパスコンデンサの内部の寄生インダクタンスよりも大きいことを特徴とする多層プリント回路板。
第１の表層に半導体集積回路が実装されるとともに、前記第１の表層と反対面の第２の表層にバイパスコンデンサが実装され、内部に基幹電源配線層と基幹グラウンド層の有する多層プリント回路板において、
前記第１の表層から第２の表層を貫き、前記基幹電源配線層とは電気的に接続されない第１の電源ヴィアと、前記第１の表層に配置され前記半導体集積回路の電源端子と前記第１の電源ヴィアを接続する第１の導体パターンと、前記第２の表層から第１の表層を貫き、前記基幹電源配線層と電気的に接続される第２の電源ヴィアと、前記第２の表層に配置され、前記第１の電源ヴィアと前記第２の電源ヴィアとを接続する第２の導体パターンと、前記第２の表層から第１の表層を貫き、前記グラウンド層と電気的に接続されるグラウンドヴィアとを具備し、前記第２の導体パターンと、グラウンドヴィアとが前記バイパスコンデンサの一方の端子と接続されていることを特徴とする多層プリント回路板。
前記第２の電源ヴィアは、前記第１の電源ヴィアと前記グラウンドヴィアを結んだ線分の垂直二等分線よりもグラウンドヴィア側に位置し、かつグラウンドヴィアを中心として、ヴィアの長さをＬ、ｅを自然対数の底とした場合に、Ｄ＝２Ｌ／ｅで表わされる半径Ｄの円の内部に位置することを特徴とする請求項３に記載の多層プリント回路板。
前記第２の電源ヴィアが、前記第１の電源ヴィアと前記グラウンドヴィアを結ぶ直線上に位置することを特徴とする請求項３に記載のプリント回路板。
前記第２の導体パターンは、前記バイパスコンデンサと前記第２の電源ヴィアとの間の部分にミアンダ形状部分を有することを特徴とする請求項３に記載の多層プリント回路板。
前記第１の電源ヴィアの内径が、前記第２の電源ヴィアの内径よりも大きいことを特徴とする請求項３に記載のプリント配線基板。
前記第１の電源ヴィアの数が、前記第２の電源ヴィアの数よりも多いことを特徴とする請求項３に記載のプリント配線基板。
前記第２の電源ヴィアの長さが、前記第１の電源ヴィアの長さよりも長いことを特徴とする請求項３に記載のプリント配線基板。