WO2020165953A1 - 多層プリント基板 - Google Patents

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WO2020165953A1
WO2020165953A1 PCT/JP2019/004879 JP2019004879W WO2020165953A1 WO 2020165953 A1 WO2020165953 A1 WO 2020165953A1 JP 2019004879 W JP2019004879 W JP 2019004879W WO 2020165953 A1 WO2020165953 A1 WO 2020165953A1
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WO
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conductor
power supply
multilayer printed
wiring layer
layer
Prior art date
Application number
PCT/JP2019/004879
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English (en)
French (fr)
Inventor
玲仁 小林
大和田　哲
安泰 関本
尚俊 杉山
Original Assignee
三菱電機株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to a multilayer printed circuit board.
  • Patent Document 1 describes a multilayer printed circuit board on which an integrated circuit (hereinafter referred to as IC) is mounted.
  • IC integrated circuit
  • the through holes for signal connection that penetrate the power layer or ground layer of the inner layer directly below the IC are alternately distributed regularly so as not to divide the power layer or ground layer of the inner layer. are arranged.
  • the multilayer printed circuit board described in Patent Document 1 is an inner layer related to each power supply system in a region immediately below the IC, that is, a region where the IC is projected in the stacking direction. There was the problem of increasing the number of layers used to provide the conductor.
  • the present invention is to solve the above problems, and provides a multilayer printed circuit board capable of reducing the number of layers used for providing inner layer conductors related to the power supply system of the IC in the region where the IC is projected in the stacking direction.
  • the purpose is to get.
  • a multilayer printed circuit board includes an inner layer conductor provided on an inner layer and supplying power to an IC mounted on a first surface, and a surface layer provided on a second surface opposite to the first surface.
  • the first surface of the IC is provided with a conductor, a first connecting portion that connects the IC and the surface layer conductor through the inner layer, and a second connecting portion that connects the inner layer conductor and the surface layer conductor through the inner layer.
  • the ratio of the area of the inner layer conductor to the area of the IC is lower than the ratio of the area of the surface layer conductor to the area of the IC, or the inner layer conductor is not provided.
  • the ratio of the area of the inner-layer conductor to the area is lower than the ratio of the area of the surface-layer conductor to the area of the IC, or no inner-layer conductor is provided.
  • FIG. 3 is a cross-sectional view in a stacking direction showing a configuration example of the multilayer printed board according to the first embodiment.
  • FIG. 4 is a horizontal cross-sectional view showing a configuration of a first wiring layer included in the multilayer printed board according to the first embodiment.
  • FIG. 3 is a horizontal cross-sectional view showing a configuration of a second wiring layer included in the multilayer printed board according to the first embodiment.
  • FIG. 6 is a horizontal cross-sectional view showing a configuration of a third wiring layer included in the multilayer printed board according to the first embodiment.
  • FIG. 5 is a plan view showing a configuration of a fourth wiring layer included in the multilayer printed board according to the first embodiment.
  • FIG. 6 is a cross-sectional view in a stacking direction showing a configuration example of a multilayer printed circuit board according to a second embodiment.
  • FIG. 6 is a horizontal cross-sectional view showing a configuration of a first wiring layer included in the multilayer printed board according to the second embodiment.
  • FIG. 7 is a horizontal cross-sectional view showing the configuration of a second wiring layer included in the multilayer printed board according to the second embodiment.
  • FIG. 7 is a horizontal cross-sectional view showing a configuration of a third wiring layer included in the multilayer printed board according to the second embodiment.
  • FIG. 7 is a plan view showing a configuration of a fourth wiring layer included in the multilayer printed board according to the second embodiment.
  • FIG. 6 is a cross-sectional view in a stacking direction showing a configuration example of a multilayer printed circuit board according to a second embodiment.
  • FIG. 6 is a horizontal cross-sectional view showing a configuration of a first wiring layer included in the multilayer printed board according to the second
  • FIG. 7 is a cross-sectional view in a stacking direction showing a configuration example of a multilayer printed board according to a third embodiment.
  • FIG. 11 is a horizontal cross-sectional view showing the configuration of a first wiring layer included in the multilayer printed board according to the third embodiment.
  • FIG. 11 is a horizontal cross-sectional view showing the configuration of a second wiring layer included in the multilayer printed board according to the third embodiment.
  • FIG. 11 is a horizontal cross-sectional view showing a configuration of a third wiring layer included in the multilayer printed board according to the third embodiment.
  • FIG. 9 is a plan view showing a configuration of a fourth wiring layer included in the multilayer printed board according to the third embodiment.
  • FIG. 1 is a cross-sectional view in the stacking direction showing a configuration example of the multilayer printed circuit board according to the first embodiment.
  • a multilayer printed circuit board 1 includes a first wiring layer 2, a second wiring layer 3, a third wiring layer 4 and a fourth wiring layer 5 laminated in a thickness direction Z via an insulator 6. It is a four-layered substrate. Each layer is distributed on the XY plane orthogonal to the thickness direction Z.
  • An IC 7 is mounted on the multilayer printed circuit board 1.
  • the wiring structure of the multilayer printed circuit board 1 will be described below by taking the case where the IC (integrated circuit) 7 has one power supply system as an example. However, even if the IC 7 has a large number of power supply systems, the wiring structure can be adopted for each power supply system.
  • the first wiring layer 2 is the first surface on which the IC 7 is mounted.
  • Conductors 2A and 2B are formed on the first wiring layer 2 with a conductor such as copper foil.
  • the conductor 2A is connected to the power supply pin 7-1 of the IC 7 via the solder ball 8.
  • the conductor 2B is connected to the ground pin 7-2 of the IC 7 via the solder ball 8.
  • the second wiring layer 3 is a power supply layer in which inner layer conductors for supplying power to the IC 7 are formed.
  • the second wiring layer 3 is provided with a conductor 3A made of a conductor such as copper foil.
  • the conductor 3A is an inner layer conductor for supplying power to the power supply system of the IC 7.
  • the third wiring layer 4 is a ground layer in which the conductor 4A having the ground potential is formed.
  • the ground is described as GND.
  • the conductor 4A is a conductor such as a copper foil, and is a solid pattern conductor formed on almost the entire surface of the third wiring layer 4.
  • the fourth wiring layer 5 is the second surface of the multilayer printed circuit board 1 opposite to the first surface.
  • conductors 5A, 5A', 5B, and 5B' are formed of a conductor such as copper foil.
  • the conductor 5A is a surface layer power source conductor having a power source potential among the surface layer conductors formed on the fourth wiring layer 5, and is connected to the conductor 2A via the power source via 10.
  • the conductor 5B is a surface ground conductor of GND potential among the surface conductors formed on the fourth wiring layer 5, and is connected to the conductor 2B via the GND via 12.
  • the conductor 5A' is a linear conductor extending from the conductor 5A.
  • the conductor 5B' is a surface layer ground conductor formed separately from the conductor 5B in the fourth wiring layer 5. Since the conductor 5B and the conductor 5B′ are commonly connected to the conductor 4A in the third wiring layer 4, the conductor 5B and the conductor 5B′ in the fourth wiring layer 5 may be an integral conductor. ..
  • the insulator 6 is an insulator that insulates the wiring layers of the multilayer printed circuit board 1 and is made of, for example, an electrically insulating resin material such as an epoxy resin or a polyimide resin. In the multilayer printed circuit board 1, the insulator 6 made of a different material may be used for each wiring layer. The surface of the multilayer printed board 1 may be resisted.
  • the capacitor 9 is a bypass capacitor having one end connected to the conductor 5A and the other end connected to the conductor 5B.
  • the capacitor 9' is a bypass capacitor having one end connected to the conductor 5A' and the other end connected to the conductor 5B'.
  • the power supply via 10 connects the conductor 2A in the first wiring layer 2 and the conductor 5A in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1. Since the conductor 2A is connected to the power supply pin 7-1 via the solder ball 8, the power supply via 10 functions as a first connecting portion that connects the IC 7 and the conductor 5A. Further, as shown in FIG. 1, the power supply via 10 is insulated from the conductor 3A in the second wiring layer 3 and insulated from the conductor 4A in the third wiring layer 4.
  • the power supply via 11 is a second connecting portion that connects the conductor 3A in the second wiring layer 3 and the conductor 5A' in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1. As shown in FIG. 1, the power supply via 11 is insulated from the conductors 2A and 2B in the first wiring layer 2 and insulated from the conductor 4A in the third wiring layer 4. Power is supplied to the IC 7 through a path via the power supply via 11.
  • the GND via 12 connects the conductor 2B in the first wiring layer 2 and the conductor 5B in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1. Since the conductor 2B is connected to the GND pin 7-2 via the solder ball 8, the GND via 12 functions as a first connecting portion that connects the IC 7 and the conductor 5B. Further, as shown in FIG. 1, the GND via 12 is electrically connected to the conductor 4A in the third wiring layer 4. The GND via 12' connects the conductor 4A in the third wiring layer 4 and the conductor 5B' in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1.
  • Area A shown in FIG. 1 is an area in which the outer shape of the IC 7 is projected from the first wiring layer 2 in the stacking direction. In the region A, the area ratio of the conductor 3A to the area of the IC 7 is lower than the area ratio of the conductors 5A, 5A', 5B, and 5B' to the area of the IC 7.
  • FIG. 2A is a horizontal cross-sectional view showing the configuration of the first wiring layer 2 included in the multilayer printed board 1.
  • conductors 2A and 2B are arranged at positions corresponding to the power supply system of the IC 7, and a plurality of conductors are arranged at positions corresponding to the plurality of pins of the IC 7.
  • Solder balls 8 are arranged respectively.
  • the power supply pin 7-1 of the IC 7 is connected to the conductor 2A via the solder ball 8
  • the GND pin 7-2 of the IC 7 is connected to the conductor 2B via the solder ball 8.
  • the power supply via 10 is connected to the conductor 2A, and the GND via 12 is connected to the conductor 2B. Further, the power supply via 11 is insulated from the conductors 2A and 2B, and the GND via 12' is insulated from the conductors 2A and 2B.
  • the GND via 12' may be electrically connected to the GND pin 7-2 via the conductor 2B and the solder ball 8. In this case, since the GND via 12' becomes the GND via 12, the GND via 12 is connected to the capacitor 9'.
  • FIG. 2B is a horizontal cross-sectional view showing the configuration of the second wiring layer 3 of the multilayer printed board 1.
  • power supply vias 10 and GND vias 12 are formed at positions corresponding to the conductors 2A and 2B of the first wiring layer 2.
  • a strip-shaped conductor 3A is formed on the second wiring layer 3, and only the end portion of the conductor 3A is formed inside the region A.
  • the conductor 3A is insulated from the power supply via 10.
  • the power supply via 11 is connected to the end of the conductor 3A inside the area A, and the GND via 12' is arranged near the end of the conductor 3A. Further, in the second wiring layer 3, the power supply via 10, the power supply via 11, the GND via 12 and the GND via 12' are insulated from each other.
  • FIG. 2C is a horizontal cross-sectional view showing the configuration of the third wiring layer 4 included in the multilayer printed board 1.
  • a conductor 4A which is a solid pattern GND is formed in the region A of the third wiring layer 4.
  • power supply vias 10 and GND vias 12 are formed at positions corresponding to the conductors 2A and 2B in the first wiring layer 2.
  • the power supply via 10 is insulated from the conductor 4A
  • the power supply via 11 is insulated from the conductor 4A.
  • the GND via 12 and the GND via 12' are electrically connected to the conductor 4A.
  • FIG. 2D is a plan view showing the configuration of the fourth wiring layer 5 included in the multilayer printed board 1.
  • the conductor 5A routed so as to be connected to all the power supply vias 10 in the fourth wiring layer 5 and all the GND vias 12 are connected.
  • a conductor 5B that is routed so as to be connected is formed.
  • the capacitor 9 is mounted between the conductor 5A and the conductor 5B.
  • the conductor 5A' is a linear conductor extending from the conductor 5A inside the region A.
  • the power supply via 10 is connected near the base of the conductor 5A', and the power supply via 11 is connected to the end of the conductor 5A'.
  • a conductor 5B' which is a surface layer power conductor is formed near the end of the conductor 5A', and a GND via 12' is connected to the conductor 5B'.
  • One end of the capacitor 9' is connected to the end of the conductor 5A', and the other end of the capacitor 9'is connected to the conductor 5B'.
  • the multilayer printed circuit board 1 is configured such that the area ratio of the conductor 3A to the area of the IC 7 is lower than the area ratio of the conductor 5A, the conductor 5A′, the conductor 5B, and the conductor 5B′ to the area of the IC 7. Has been done. As a result, in the area A, the number of layers used for providing the inner layer conductors related to the power supply system of the IC 7 is reduced.
  • the area of the IC 7 is the area of the outer shape of the IC 7 projected in the stacking direction of the multilayer printed circuit board 1 and the area of the region A.
  • the area of the conductor 3A is the area of the conductor 3A in the region A in the horizontal direction shown in FIG. 2B.
  • the area of the conductor 5A, the conductor 5A', the conductor 5B, and the conductor 5B' is a value obtained by adding the respective areas in the area A of the conductor 5A, the conductor 5A', the conductor 5B, and the conductor 5B' in the horizontal direction shown in FIG. 2D.
  • the area may be the area of the outer shape of the conductor 5A, the conductor 5A′, the conductor 5B, and the conductor 5B′ in the region A of the fourth wiring layer 5. Further, when the conductor has a mesh shape, the area of the outer shape of the mesh-shaped conductor in the region A in the wiring layer in which the conductor is provided may be used.
  • the multilayer printed circuit board 1 is configured such that the number of power supply vias 11 is smaller than the total number of power supply vias 10 and GND vias 12.
  • the number of power supply vias 11 is one, and the total number of power supply vias 10 and GND vias 12 is twelve.
  • the power supply noise current generated in the IC 7 flows out from the power supply pin 7-1 and the conductor 2A to the power supply via 10. At this time, the power supply noise current flowing out to the power supply via 10 passes through the conductor 5A and concentrates at the end of the conductor 5A' and flows out. That is, in the multilayer printed circuit board 1, the path through which the power supply noise current flows is controlled. Further, since the capacitor 9'is connected to the end of the conductor 5A', it is possible to efficiently suppress the outflow of power source noise.
  • the multilayer printed circuit board 1 includes the conductor 3A that is the inner layer conductor that supplies power to the IC 7, the conductor 5A that is the surface layer conductor, the conductor 5A′, the conductor 5B, and the conductor 5B′.
  • the power supply via 10 for connecting the IC 7 and the conductor 5A through the inner layer, the GND via 12 for connecting the IC 7 and the conductor 5B, and the power supply via 11 for connecting the conductor 3A and the conductor 5A′ through the inner layer are provided.
  • the ratio of the area of the conductor 3A to the area of the IC 7 is lower than the ratio of the area of the conductor 5A, the conductor 5B, and the conductor 5B′ to the area of the IC 7.
  • the number of layers used for providing the inner layer conductors related to the power supply system of the IC 7 in the region A can be reduced, and the increase in manufacturing cost due to the increase in the number of layers of the multilayer printed board 1 can be suppressed.
  • the interference of the power supply noise with respect to the signal can be suppressed and the influence of the power supply noise can be reduced.
  • FIG. 3 is a cross-sectional view in the stacking direction showing a configuration example of the multilayer printed circuit board according to the second embodiment.
  • the first wiring layer 2, the second wiring layer 3, the third wiring layer 4, and the fourth wiring layer 5 have an insulator 6 therebetween, as in the case of FIG. Is a four-layer substrate laminated in the thickness direction Z.
  • Each layer is distributed on the XY plane orthogonal to the thickness direction Z.
  • the IC 7 is mounted on the multilayer printed circuit board 1A.
  • the wiring structure of the multilayer printed circuit board 1A will be described by taking the case where the IC 7 has one power supply system as an example. However, even when the IC 7 has a large number of power supply systems, the wiring structure can be adopted for each power supply system.
  • the first wiring layer 2 in the multilayer printed circuit board 1A is the first surface on which the IC 7 is mounted, as in the first embodiment.
  • Conductors 2A and 2B made of a conductor such as copper foil are formed on the first wiring layer 2.
  • the power supply pin 7-1 of the power supply system of the IC 7 and the conductor 2A are connected via the solder ball 8.
  • the GND pin 7-2 of the power supply system of the IC 7 and the conductor 2B are connected via the solder ball 8.
  • the second wiring layer 3 in the multilayer printed circuit board 1A is a power supply layer in which a conductor for supplying power to the power supply system of the IC 7 is formed, as in the first embodiment.
  • the conductor 3B is formed of a conductor such as copper foil on the second wiring layer 3 of the multilayer printed circuit board 1A.
  • the conductor 3B is an inner layer conductor for supplying power to the IC 7, and is formed at a position deviated from the region A as shown in FIG.
  • the third wiring layer 4 in the multilayer printed board 1A is a GND layer on which the conductor 4B is formed.
  • the conductor 4B is a conductor such as a copper foil and is a conductor having a solid pattern formed on almost the entire surface of the third wiring layer 4.
  • the fourth wiring layer 5 in the multilayer printed board 1A is a second surface opposite to the first surface of the multilayer printed board 1A.
  • a conductor 5A, a conductor 5A′′, a conductor 5B and a conductor 5B′ are formed on the fourth wiring layer 5 with a conductor such as a copper foil.
  • the conductor 5A is connected to the conductor 2A via the power supply via 10.
  • the conductor 5B is a surface conductor connected to the conductor 2B via the GND via 12.
  • the conductor 5A′′ is a linear conductor extending from the conductor 5A.
  • the conductor 5B′ is a surface layer conductor formed separately from the conductor 5B in the fourth wiring layer 5. Since the conductor 5B and the conductor 5B′ are commonly connected to the conductor 4A in the third wiring layer 4, the conductor 5B and the conductor 5B′ in the fourth wiring layer 5 may be an integral conductor. ..
  • the insulator 6 is an insulator that insulates the wiring layers of the multilayer printed circuit board 1A, and is made of an electrically insulating resin material such as an epoxy resin or a polyimide resin as in the first embodiment.
  • the insulating material 6 made of a different material may be used for each adjacent wiring layer. The surface of the multilayer printed circuit board 1A may be resisted.
  • the capacitor 9 is a bypass capacitor having one end connected to the conductor 5A and the other end connected to the conductor 5B.
  • the capacitor 9' is a bypass capacitor having one end connected to the conductor 5A" and the other end connected to the conductor 5B'.
  • the power supply via 10 connects the conductor 2A in the first wiring layer 2 and the conductor 5A in the fourth wiring layer 5 through the inner layer of the multilayer printed circuit board 1A, as in the first embodiment. Since the conductor 2A is connected to the power supply pin 7-1 via the solder ball 8, the power supply via 10 functions as a first connecting portion that connects the IC 7 and the conductor 5A. Further, as shown in FIG. 3, the power supply via 10 is insulated from the conductor 3B in the second wiring layer 3 and insulated from the conductor 4B in the third wiring layer 4.
  • the power supply via 11 is a second connection portion that connects the conductor 3B in the second wiring layer 3 and the conductor 5A′′ in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1A. As shown in FIG. In addition, the power supply via 11 is insulated from the conductors 2A and 2B in the first wiring layer 2 and is insulated from the conductor 4B in the third wiring layer 4. The power supply via 11 is connected to the IC 7 via the power supply via 11. Power is supplied along the route.
  • the GND via 12 connects the conductor 2B and the conductor 5B through the inner layer of the multilayer printed board 1A. Since the conductor 2B is connected to the GND pin 7-2 via the solder ball 8, the GND via 12 functions as a first connecting portion that connects the IC 7 and the conductor 5B. Further, as shown in FIG. 3, the GND via 12 is electrically connected to the conductor 4B in the third wiring layer 4. The GND via 12' connects the conductor 4B in the third wiring layer 4 and the conductor 5B' in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1A.
  • the area A is an area in which the outer shape of the IC 7 is projected from the first wiring layer 2 in the stacking direction, as in the first embodiment.
  • the conductor 3B does not exist in the region A of the second wiring layer 3, and the inner layer conductor that supplies power to the IC 7 is not provided.
  • FIG. 4A is a horizontal cross-sectional view showing the configuration of the first wiring layer 2 included in the multilayer printed board 1A.
  • conductors 2A and 2B are arranged at positions corresponding to the power supply system of the IC 7, and a plurality of conductors are arranged at positions corresponding to the plurality of pins of the IC 7.
  • Solder balls 8 are arranged respectively.
  • the power supply pin 7-1 of the IC 7 is connected to the conductor 2A via the solder ball 8
  • the GND pin 7-2 of the IC 7 is connected to the conductor 2B via the solder ball 8.
  • the power supply via 10 is connected to the conductor 2A, and the GND via 12 is connected to the conductor 2B.
  • the power supply via 11 is provided outside the area A and is insulated from the conductors 2A and 2B.
  • the GND via 12' is provided inside the region A, and is insulated from the conductor 2A and the conductor 2B.
  • the GND via 12' may be electrically connected to the GND pin 7-2 via the conductor 2B and the solder ball 8. In this case, since the GND via 12' becomes the GND via 12, the GND via 12 is connected to the capacitor 9'.
  • FIG. 4B is a horizontal cross-sectional view showing the configuration of the second wiring layer 3 included in the multilayer printed board 1A.
  • power supply vias 10 and GND vias 12 are formed at positions corresponding to the conductors 2A and 2B of the first wiring layer 2.
  • a strip-shaped conductor 3B is formed outside the area A in the second wiring layer 3. The conductor 3B is insulated from the power supply via 10.
  • the power supply via 11 is connected to the end of the conductor 3B outside the area A, and the GND via 12' is arranged near the end of the conductor 3B and inside the area A.
  • the power supply via 10, the power supply via 11, the GND via 12 and the GND via 12' are insulated from each other.
  • FIG. 4C is a horizontal cross-sectional view showing the configuration of the third wiring layer 4 included in the multilayer printed board 1A.
  • a conductor 4B which is a solid pattern GND
  • GND solid pattern
  • power supply vias 10 and GND vias 12 are formed at positions corresponding to the conductors 2A and 2B in the first wiring layer 2.
  • the power supply via 10 is insulated from the conductor 4B
  • the power supply via 11 is insulated from the conductor 4B.
  • the GND via 12 and the GND via 12' are electrically connected to the conductor 4B.
  • FIG. 4D is a plan view showing the configuration of the fourth wiring layer 5 of the multilayer printed board 1A.
  • the conductor 5A routed so as to be connected to all the power supply vias 10 in the fourth wiring layer 5 and all the GND vias 12 are provided in the area A in the fourth wiring layer 5.
  • a conductor 5B that is routed so as to be connected is formed.
  • the capacitor 9 is mounted between the conductor 5A and the conductor 5B, and the conductor 5A and the conductor 5B are connected via the capacitor 9.
  • the conductor 5A′′ is a linear conductor extending from the conductor 5A to the outside of the region A.
  • the power supply via 10 is connected near the base of the conductor 5A′′.
  • a power supply via 11 is connected to the end of 5A′′.
  • a conductor 5B′ which is a surface layer power supply conductor, is formed in the vicinity of an intermediate portion of the conductor 5A′′ inside the area A.
  • a GND via 12' is connected to'.
  • One end of the capacitor 9' is connected to the end of the conductor 5A", and the other end of the capacitor 9'is connected to the conductor 5B'.
  • the conductor 3B in the second wiring layer 3 does not exist in the area A of the multilayer printed circuit board 1A, and the conductor functioning as the inner layer power supply conductor is not provided.
  • the area A the number of layers used for providing the inner layer conductors related to the power supply system of the IC 7 is reduced.
  • the multilayer printed circuit board 1A is configured such that the number of power supply vias 11 is smaller than the total number of the power supply vias 10 and the GND vias 12.
  • the number of power supply vias 11 is one, and the total number of power supply vias 10 and GND vias 12 is twelve.
  • the power supply noise current generated in the IC 7 flows out from the power supply pin 7-1 and the conductor 2A to the power supply via 10.
  • the power supply noise current flowing out to the power supply via 10 passes through the conductor 5A and concentrates and flows out to the end of the conductor 5A′′. That is, in the multilayer printed circuit board 1A, the path through which the power supply noise current flows is controlled. Further, since the capacitor 9'is connected to the middle portion of the conductor 5A", it is possible to efficiently suppress the outflow of power source noise.
  • the multilayer printed circuit board 1A according to the second embodiment passes through the inner layer through the conductor 3B, which is the inner layer conductor that supplies power to the IC 7, the conductor 5A, the conductor 5A′′, and the conductor 5B, which are the surface layer conductors.
  • the power supply via 10 connecting the IC 7 and the conductor 5A, the GND via 12 connecting the IC 7 and the conductor 5B, and the power supply via 11 connecting the conductor 3B and the conductor 5A′′ through the inner layer are provided.
  • the inner layer conductor for supplying power to the IC 7 is not provided.
  • the number of layers used for providing the inner layer conductors related to the power supply system of the IC 7 is reduced.
  • the number of layers used to provide the inner layer conductors related to the power supply system of the IC 7 in the region A can be reduced, and the increase in manufacturing cost due to the increase in the number of layers of the multilayer printed circuit board 1A can be suppressed.
  • the interference of the power supply noise with respect to the signal can be suppressed and the influence of the power supply noise can be reduced.
  • FIG. 5 is a cross-sectional view in the stacking direction showing a configuration example of the multilayer printed board according to the third embodiment.
  • the first wiring layer 2, the second wiring layer 3, the third wiring layer 4, and the fourth wiring layer 5 have an insulator 6 interposed therebetween, as in FIG. Is a four-layer substrate laminated in the thickness direction Z.
  • Each layer is distributed on the XY plane orthogonal to the thickness direction Z.
  • the IC 7 is mounted on the multilayer printed circuit board 1B.
  • the wiring structure of the multilayer printed circuit board 1B will be described below by taking the case where the IC 7 has one power supply system as an example. However, even when the IC 7 has a large number of power supply systems, the wiring structure can be adopted for each power supply system.
  • the first wiring layer 2 in the multilayer printed circuit board 1B is the first surface on which the IC 7 is mounted, as in the first embodiment.
  • Conductors 2A and 2B made of a conductor such as copper foil are formed on the first wiring layer 2.
  • the power supply pin 7-1 of the power supply system of the IC 7 and the conductor 2A are connected via the solder ball 8.
  • the GND pin 7-2 of the power supply system of the IC 7 and the conductor 2B are connected via the solder ball 8.
  • the second wiring layer 3 in the multilayer printed circuit board 1B is a power supply layer in which an inner conductor for supplying power to the IC 7 is formed, as in the first embodiment.
  • the conductor 3C is formed of a conductor such as copper foil on the second wiring layer 3 of the multilayer printed board 1B.
  • the conductor 3C is an inner layer conductor for supplying power to the IC 7, and has a shape extending to the inside of the region A as shown in FIG.
  • the third wiring layer 4 in the multilayer printed board 1B is a GND layer on which the conductor 4C is formed.
  • the conductor 4C is a conductor such as a copper foil and is a solid pattern conductor formed on almost the entire surface of the third wiring layer 4.
  • the fourth wiring layer 5 in the multilayer printed board 1B is the second surface opposite to the first surface of the multilayer printed board 1A.
  • Conductors 5A and 5B are formed on the fourth wiring layer 5 with a conductor such as copper foil.
  • the conductor 5A is a surface layer conductor connected to the conductor 2A via the power supply via 10 and connected to the conductor 2A via the power supply via 14.
  • the conductor 5B is a surface layer conductor connected to the conductor 2B via the GND via 12.
  • the insulator 6 is an insulator that insulates the wiring layers of the multilayer printed circuit board 1B from each other, and is made of an electrically insulating resin material such as an epoxy resin or a polyimide resin as in the first embodiment. In the multilayer printed circuit board 1B, different insulators 6 may be used for adjacent wiring layers. The surface of the multilayer printed board 1B may be resisted.
  • the capacitor 9 is a bypass capacitor having one end connected to the conductor 5A and the other end connected to the conductor 5B.
  • the power supply via 10 connects the conductor 2A in the first wiring layer 2 and the conductor 5A in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1B. Since the conductor 2A is connected to the power supply pin 7-1 via the solder ball 8, the power supply via 10 functions as a first connecting portion that connects the IC 7 and the conductor 5A. In addition, as shown in FIG. 5, the power supply via 10 is insulated from the conductor 3C in the second wiring layer 3 and insulated from the conductor 4C in the third wiring layer 4.
  • the power supply via 14 connects the conductor 2A in the first wiring layer 2, the conductor 3C in the second wiring layer 3, and the conductor 5A in the fourth wiring layer 5 through the inner layer of the multilayer printed circuit board 1A. It is a second connecting portion. As shown in FIG. 5, the power supply via 14 is insulated from the conductor 2B and is insulated from the conductor 4C. Power is supplied to the power supply system of the IC 7 through a path via the power supply via 14.
  • the GND via 12 connects the conductor 2B in the first wiring layer 2 and the conductor 5B in the fourth wiring layer 5 through the inner layer of the multilayer printed board 1B. Since the conductor 2B is connected to the GND pin 7-2 via the solder ball 8, the GND via 12 functions as a first connecting portion that connects the IC 7 and the conductor 5B. Further, as shown in FIG. 5, the GND via 12 is electrically connected to the conductor 4C in the third wiring layer 4.
  • the area A is an area in which the outer shape of the IC 7 is projected from the first wiring layer 2 in the stacking direction, as in the first embodiment, and the area of the IC 7 is the area of the area A.
  • the ratio of the area of the conductor 3C in the region A in the second wiring layer 3 to the area of the IC 7 is determined by the ratio of the conductor 5A and the conductor 5B in the region A in the fourth wiring layer 5 to the area of the IC 7. It is lower than the area ratio.
  • FIG. 6A is a horizontal cross-sectional view showing the configuration of the first wiring layer 2 included in the multilayer printed board 1B.
  • the conductors 2A and 2B are arranged at positions corresponding to the power supply system of the IC 7, and a plurality of conductors are arranged at positions corresponding to the plurality of pins of the IC 7.
  • Solder balls 8 are arranged respectively.
  • the power supply pin 7-1 of the IC 7 and the conductor 2A are connected via the solder ball 8
  • the GND pin 7-2 of the IC 7 and the conductor 2B are connected via the solder ball 8.
  • the eight conductors 2A As shown in FIG. 6A, of the eight conductors 2A, seven conductors 2A are connected to the power supply via 10, and the remaining one conductor 2A is connected to the power supply via 14. Further, the GND via 12 is connected to the conductor 2B.
  • FIG. 6B is a horizontal cross-sectional view showing the configuration of the second wiring layer 3 included in the multilayer printed board 1B.
  • power supply vias 10 and GND vias 12 are formed at positions corresponding to the conductors 2A and 2B of the first wiring layer 2.
  • a strip-shaped conductor 3C extending to the inside of the region A is formed in the second wiring layer 3.
  • the conductor 3C is insulated from the power supply via 10 and the GND via 12.
  • the power supply via 14 is connected to the end of the conductor 3C.
  • the power supply via 10, the GND via 12 and the power supply via 14 are insulated from each other.
  • FIG. 6C is a horizontal cross-sectional view showing the configuration of the third wiring layer 4 included in the multilayer printed board 1B.
  • a conductor 4C which is a solid pattern GND, is formed in the region A of the third wiring layer 4.
  • power supply vias 10, GND vias 12, and power supply vias 14 are formed at positions corresponding to the conductors 2A and 2B in the first wiring layer 2.
  • the power supply via 10 and the power supply via 14 are insulated from the conductor 4C, and the GND via 12 is electrically connected to the conductor 4C.
  • FIG. 6D is a plan view showing the configuration of the fourth wiring layer 5 included in the multilayer printed board 1B.
  • the conductor 5A routed so as to be connected to all the power supply vias 10 of the fourth wiring layer 5 and all of the GND vias 12 are provided in the area A of the fourth wiring layer 5.
  • a conductor 5B that is routed so as to be connected is formed.
  • the capacitor 9 is mounted between the conductor 5A and the conductor 5B, and the conductor 5A and the conductor 5B are connected via the capacitor 9.
  • the conductor 3C in the second wiring layer 3 is provided in the power supply via 14 connecting the conductor 2A and the conductor 5A. It is connected. Further, as shown in FIG. 6D, a capacitor 9 is mounted near the end of the power supply via 14 in the conductor 5A. Further, the multilayer printed circuit board 1B is configured such that the number of power supply vias 14 is smaller than the total number of the power supply vias 10 and the GND vias 12. For example, in FIGS. 6A to 6D, the number of power supply vias 14 is one, and the total number of power supply vias 10 and GND vias 12 is 11.
  • the power supply noise current generated in the IC 7 flows out from the power supply pin 7-1 and the conductor 2A to the power supply via 10 and the power supply via 14.
  • the power supply noise current flowing out to the power supply via 10 is concentrated and flows out from the conductor 5A to the end of the power supply via 14. That is, in the multilayer printed board 1B, the path through which the power supply noise current flows is controlled. Further, since the capacitor 9 is connected near the end of the power supply via 14, it is possible to efficiently suppress the outflow of power supply noise.
  • the multilayer printed circuit board 1B includes the conductor 3C that is an inner layer conductor that supplies power to the IC 7, the conductors 5A and 5B that are surface layer conductors, and the IC 7 and the conductor 5A that pass through the inner layer.
  • a region in which the IC 7 is projected in the stacking direction which includes a power supply via 10 for connecting the IC 7 and a GND via 12 for connecting the IC 7 and the conductor 5B, and a power supply via 11 for connecting the conductor 3C and the conductor 5A′ through the inner layer.
  • the area ratio of the conductor 3C to the area of the IC 7 is lower than the area ratio of the conductors 5A and 5B to the area of the IC 7.
  • the number of layers used to provide the inner layer conductors related to the power supply system of the IC 7 in the region A can be reduced, and the increase in manufacturing cost due to the increase in the number of layers of the multilayer printed circuit board 1B can be suppressed.
  • the interference of the power supply noise with respect to the signal can be suppressed and the influence of the power supply noise can be reduced.
  • the multilayer printed board can be a board having two or more layers.
  • the first connection conductor and the second connection conductor are vias is shown in the first to third embodiments, they may be through holes.
  • one power supply pin 7-1 of the IC 7 corresponds to one power supply via
  • one GND pin 7-2 corresponds to one GND via.
  • a plurality of power supply pins 7-1 or GND pins 7-2 are combined into one conductor in the first wiring layer 2.
  • a structure in which the conductors are connected and the conductor is connected to one power supply via or GND via can be adopted.
  • a through-mounting board or a build-up board can be used for the multilayer printed boards according to the first to third embodiments.
  • the number of vias may differ depending on the layer.
  • the comparison of the number of vias functioning as the first connecting conductor and the vias functioning as the second connecting conductor is performed in the same layer as the inner layer power supply conductor (for example, the conductor in the second wiring layer 3). Vias are compared.
  • the multilayer printed circuit board according to the first to third embodiments is a build-up board
  • a build-up board having a structure in which the via of the build-up layer and the via of the core layer are switched is used.
  • a structure in which a plurality of vias in the build-up layer are connected to conductors in the intermediate layer, and the conductors are connected to vias in the core layer, which has a smaller number than the vias in the build-up layer, are used. be able to.
  • the structure shown in any of the first to third embodiments can be provided for each of the plurality of ICs.
  • the bypass capacitor may be, for example, an LW reverse type, a three-terminal type, or A multi-terminal type capacitor can be used.
  • the present invention is not limited to this.
  • an insertion type IC package such as a DIP (Dual Inline Package) or a surface mounting type IC package such as a SOP (Small Outline Package) can be used.
  • the multilayer printed circuit board according to the present invention can reduce power supply noise while reducing the number of layers used for providing the conductor of the power supply system of the IC in the region where the IC is projected in the stacking direction, It can be used for various electronic devices.
  • 1, 1A, 1B multilayer printed circuit board 2 first wiring layer, 2A, 2B, 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5A', 5A", 5B, 5B' conductor, 3 second Wiring layer, conductor, 4th third wiring layer, 5th 4th wiring layer, 6 insulator, 7 IC, 7-1 power pin, 7-2 GND pin, 8 solder ball, 9, 9'capacitor, 10, 11, 14 power vias, 12, 12' GND vias.

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Abstract

多層プリント基板（１）は、内層導体である導体（３Ａ）、表層導体である導体（５Ａ，５Ａ'，５Ｂ，５Ｂ'）、内層を通ってＩＣ（７）と導体（５Ａ）を接続する電源ビア（１０）およびＩＣ（７）、導体（５Ｂ）を接続するＧＮＤビア（１２）、および、内層を通って導体（３Ａ）と導体（５Ａ'）を接続する電源ビア（１１）を備え、ＩＣ（７）が積層方向に投影された領域（Ａ）において、ＩＣ（７）の面積に対する導体（３Ａ）の面積の比率が、ＩＣ７の面積に対する導体（５Ａ，５Ａ'，５Ｂ，５Ｂ'）の面積の比率よりも低くなるように構成されている。

Description

多層プリント基板
　本発明は、多層プリント基板に関する。
　例えば、特許文献１には、集積回路（以下、ＩＣと記載する）を搭載した多層プリント基板が記載されている。この多層プリント基板において、ＩＣの直下にある内層の電源層またはグラウンド層を貫通する信号接続用のスルーホールは、内層の電源層またはグラウンド層を分断しないように、一つ置きで互い違いに規則正しく分散して配置されている。
特開平１０－３０３５６４号公報
　特許文献１に記載された多層プリント基板は、多数の電源系統を有したＩＣが搭載された場合、ＩＣ直下の領域、すなわち、ＩＣが積層方向に投影された領域において、各電源系統に関わる内層導体を設けるために使用される層数が増加するという課題があった。
　本発明は上記課題を解決するものであり、ＩＣが積層方向に投影された領域において、ＩＣの電源系統に関わる内層導体を設けるために使用される層数を低減することができる多層プリント基板を得ることを目的とする。
　本発明に係る多層プリント基板は、内層に設けられ、第１の面に搭載されたＩＣに電源を供給する内層導体と、第１の面とは反対側の第２の面に設けられた表層導体と、内層を通ってＩＣと表層導体とを接続する第１の接続部と、内層を通って内層導体と表層導体とを接続する第２の接続部とを備え、ＩＣが第１の面から積層方向に投影された領域において、ＩＣの面積に対する内層導体の面積の比率が、ＩＣの面積に対する表層導体の面積の比率よりも低い、または内層導体が設けられていないことを特徴とする。
　本発明によれば、第１の面に搭載されたＩＣに電源を供給する内層導体と、第１の面とは反対側の第２の面に設けられた表層導体と、内層を通ってＩＣと表層導体とを接続する第１の接続部と、内層を通って内層導体と表層導体とを接続する第２の接続部とを備え、ＩＣが積層方向に投影された領域において、ＩＣの面積に対する内層導体の面積の比率が、ＩＣの面積に対する表層導体の面積の比率よりも低い、または内層導体が設けられていない。この構成を有することにより、当該領域において、ＩＣの電源系統に関わる内層導体を設けるために使用される層数を低減することができる。
実施の形態１に係る多層プリント基板の構成例を示す積層方向断面図である。 実施の形態１に係る多層プリント基板が有する第１の配線層の構成を示す水平方向断面図である。 実施の形態１に係る多層プリント基板が有する第２の配線層の構成を示す水平方向断面図である。 実施の形態１に係る多層プリント基板が有する第３の配線層の構成を示す水平方向断面図である。 実施の形態１に係る多層プリント基板が有する第４の配線層の構成を示す平面図である。 実施の形態２に係る多層プリント基板の構成例を示す積層方向断面図である。 実施の形態２に係る多層プリント基板が有する第１の配線層の構成を示す水平方向断面図である。 実施の形態２に係る多層プリント基板が有する第２の配線層の構成を示す水平方向断面図である。 実施の形態２に係る多層プリント基板が有する第３の配線層の構成を示す水平方向断面図である。 実施の形態２に係る多層プリント基板が有する第４の配線層の構成を示す平面図である。 実施の形態３に係る多層プリント基板の構成例を示す積層方向断面図である。 実施の形態３に係る多層プリント基板が有する第１の配線層の構成を示す水平方向断面図である。 実施の形態３に係る多層プリント基板が有する第２の配線層の構成を示す水平方向断面図である。 実施の形態３に係る多層プリント基板が有する第３の配線層の構成を示す水平方向断面図である。 実施の形態３に係る多層プリント基板が有する第４の配線層の構成を示す平面図である。
実施の形態１．
　図１は、実施の形態１に係る多層プリント基板の構成例を示す積層方向断面図である。図１において、多層プリント基板１は、第１の配線層２、第２の配線層３、第３の配線層４および第４の配線層５が、絶縁体６を介して厚み方向Ｚに積層された４層基板である。各層は、厚み方向Ｚと直交しているＸ－Ｙ平面上に分布している。多層プリント基板１には、ＩＣ７が搭載される。以下、ＩＣ（集積回路）７が有する電源系統が１つである場合を例に挙げて、多層プリント基板１の配線構造について説明する。ただし、ＩＣ７が多数の電源系統を有する場合であっても、当該配線構造は、それぞれの電源系統について採用することができる。
　第１の配線層２は、ＩＣ７が実装される第１の面である。第１の配線層２には、銅箔などの導電体で導体２Ａおよび導体２Ｂが形成されている。導体２Ａは、はんだボール８を介して、ＩＣ７が有する電源ピン７－１と接続されている。導体２Ｂは、はんだボール８を介して、ＩＣ７が有するグラウンドピン７－２と接続されている。
　第２の配線層３は、ＩＣ７に電源を供給する内層導体が形成される電源層である。例えば、図１に示すように、第２の配線層３には、銅箔などの導電体で導体３Ａが形成されている。導体３Ａは、ＩＣ７の電源系統に電源を供給するための内層導体である。
　第３の配線層４は、グラウンド電位の導体４Ａが形成されたグラウンド層である。以降の説明では、グラウンドをＧＮＤと記載する。導体４Ａは、銅箔などの導電体で、第３の配線層４のほぼ全面に形成されたベタパターンの導体である。
　第４の配線層５は、多層プリント基板１の第１の面とは反対側の第２の面である。第４の配線層５には、銅箔などの導電体で導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’が形成されている。導体５Ａは、第４の配線層５に形成された表層導体のうち、電源電位の表層電源導体であり、電源ビア１０を介して導体２Ａに接続される。導体５Ｂは、第４の配線層５に形成された表層導体のうち、ＧＮＤ電位の表層グラウンド導体であり、ＧＮＤビア１２を介して導体２Ｂに接続される。導体５Ａ’は、導体５Ａから延びた線状導体である。導体５Ｂ’は、第４の配線層５において、導体５Ｂとは別に形成された表層グラウンド導体である。なお、導体５Ｂと導体５Ｂ’は、第３の配線層４における導体４Ａに共通に接続されるので、第４の配線層５において、導体５Ｂと導体５Ｂ’は一体の導体であってもよい。
　絶縁体６は、多層プリント基板１の配線層間を絶縁する絶縁体であり、例えば、エポキシ樹脂またはポリイミド樹脂といった電気絶縁性の樹脂材で構成されている。なお、多層プリント基板１において、配線層間ごとに異なる材質の絶縁体６を用いてもよい。また、多層プリント基板１の表面は、レジストされていてもよい。
　コンデンサ９は、一方の端部が導体５Ａに接続され、他方の端部が導体５Ｂに接続されたバイパスコンデンサである。コンデンサ９’は、一方の端部が導体５Ａ’に接続され、他方の端部が導体５Ｂ’に接続されたバイパスコンデンサである。
　電源ビア１０は、多層プリント基板１の内層を通って第１の配線層２における導体２Ａと第４の配線層５における導体５Ａとを接続する。導体２Ａが、はんだボール８を介して電源ピン７－１に接続されるので、電源ビア１０は、ＩＣ７と導体５Ａを接続する第１の接続部として機能する。また、図１に示すように、電源ビア１０は、第２の配線層３における導体３Ａから絶縁され、第３の配線層４における導体４Ａから絶縁されている。
　電源ビア１１は、多層プリント基板１の内層を通って第２の配線層３における導体３Ａと第４の配線層５における導体５Ａ’とを接続する第２の接続部である。図１に示すように、電源ビア１１は、第１の配線層２における導体２Ａおよび導体２Ｂから絶縁されており、第３の配線層４における導体４Ａから絶縁されている。ＩＣ７には、電源ビア１１を介した経路で電源が供給される。
　ＧＮＤビア１２は、多層プリント基板１の内層を通って第１の配線層２における導体２Ｂと第４の配線層５における導体５Ｂとを接続する。導体２Ｂが、はんだボール８を介してＧＮＤピン７－２に接続されるので、ＧＮＤビア１２は、ＩＣ７と導体５Ｂを接続する第１の接続部として機能する。また、図１に示すように、ＧＮＤビア１２は、第３の配線層４における導体４Ａと導通されている。ＧＮＤビア１２’は、多層プリント基板１の内層を通って、第３の配線層４における導体４Ａと第４の配線層５における導体５Ｂ’とを接続する。
　図１に示す領域Ａは、ＩＣ７の外形が第１の配線層２から積層方向に投影された領域である。領域Ａにおいて、ＩＣ７の面積に対する導体３Ａの面積の比率は、ＩＣ７の面積に対する、導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の面積の比率よりも低くなっている。
　図２Ａは、多層プリント基板１が有する第１の配線層２の構成を示す水平方向断面図である。図２Ａに示すように、第１の配線層２における領域Ａには、ＩＣ７が有する電源系統に対応した位置に導体２Ａおよび導体２Ｂが配置され、ＩＣ７が有する複数のピンに対応した位置に複数のはんだボール８がそれぞれ配置されている。ＩＣ７の電源ピン７－１は、はんだボール８を介して導体２Ａに接続され、ＩＣ７のＧＮＤピン７－２は、はんだボール８を介して導体２Ｂに接続される。
　図２Ａに示すように、導体２Ａには電源ビア１０が接続され、導体２ＢにはＧＮＤビア１２が接続されている。また、電源ビア１１は、導体２Ａおよび導体２Ｂから絶縁され、ＧＮＤビア１２’は、導体２Ａおよび導体２Ｂから絶縁されている。なお、ＩＣ７のピン配置によっては、導体２Ｂおよびはんだボール８を介してＧＮＤビア１２’をＧＮＤピン７－２と導通させてもよい。この場合、ＧＮＤビア１２’はＧＮＤビア１２となるので、ＧＮＤビア１２がコンデンサ９’に接続される。
　図２Ｂは、多層プリント基板１が有する第２の配線層３の構成を示す水平方向断面図である。図２Ｂに示すように、第２の配線層３における領域Ａには、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。また、図２Ｂに示すように、第２の配線層３には帯状の導体３Ａが形成されており、領域Ａの内部には導体３Ａの端部のみが形成されている。導体３Ａは電源ビア１０から絶縁されている。
　領域Ａの内部にある導体３Ａの端部には、電源ビア１１が接続されており、ＧＮＤビア１２’は、導体３Ａの端部の近傍に配置されている。さらに、第２の配線層３において、電源ビア１０、電源ビア１１、ＧＮＤビア１２およびＧＮＤビア１２’は、互いに絶縁されている。
　図２Ｃは、多層プリント基板１が有する第３の配線層４の構成を示す水平方向断面図である。図２Ｃに示すように、第３の配線層４における領域Ａには、ベタパターンのＧＮＤである導体４Ａが形成されている。また、第３の配線層４には、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。第３の配線層４における領域Ａにおいて、電源ビア１０は、導体４Ａから絶縁されており、電源ビア１１は、導体４Ａから絶縁されている。第３の配線層４における領域Ａにおいて、ＧＮＤビア１２およびＧＮＤビア１２’は、導体４Ａと導通されている。
　図２Ｄは、多層プリント基板１が有する第４の配線層５の構成を示す平面図である。図２Ｄに示すように、第４の配線層５における領域Ａには、第４の配線層５の電源ビア１０の全てに接続するように引き回された導体５Ａと、ＧＮＤビア１２の全てに接続するように引き回された導体５Ｂとが形成されている。コンデンサ９は、導体５Ａと導体５Ｂとの間に実装される。
　また、図２Ｄに示すように、導体５Ａ’は、領域Ａの内部で、導体５Ａから延びた線状導体である。導体５Ａ’の基部の近傍には、電源ビア１０が接続され、導体５Ａ’の端部には、電源ビア１１が接続されている。導体５Ａ’の端部の近傍には、表層電源導体である導体５Ｂ’が形成されており、導体５Ｂ’には、ＧＮＤビア１２’が接続されている。導体５Ａ’の端部には、コンデンサ９’の一方の端部が接続され、導体５Ｂ’には、コンデンサ９’の他方の端部が接続される。
　多層プリント基板１は、領域Ａにおいて、ＩＣ７の面積に対する導体３Ａの面積の比率が、ＩＣ７の面積に対する導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の面積の比率よりも低くなるように構成されている。これにより、領域Ａにおいて、ＩＣ７の電源系統に関わる内層導体を設けるために使用される層数が低減される。
　ＩＣ７の面積とは、多層プリント基板１の積層方向に投影されたＩＣ７の外形の面積であり、領域Ａの面積である。導体３Ａの面積は、図２Ｂに示した水平方向における領域Ａ内の導体３Ａの面積である。導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の面積は、図２Ｄに示した水平方向における導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’の領域Ａ内の各面積を加算した値であってもよいし、第４の配線層５における領域Ａ内の導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’を合わせた外形の面積であってもよい。さらに、導体がメッシュ状である場合は、当該導体が設けられた配線層における領域Ａ内のメッシュ状の導体の外形の面積を使用してもよい。
　多層プリント基板１では、電源ビア１１の数が、電源ビア１０とＧＮＤビア１２との合計数よりも少なくなるように構成されている。例えば、図２Ａから図２Ｄにおいて、電源ビア１１の数は１本であり、電源ビア１０とＧＮＤビア１２との合計数は１２本である。
　多層プリント基板１において、ＩＣ７で発生した電源ノイズ電流は、電源ピン７－１および導体２Ａから電源ビア１０に流出する。このとき、電源ビア１０に流出された電源ノイズ電流は、導体５Ａを通過して導体５Ａ’の端部へ集中して流出する。すなわち、多層プリント基板１では、電源ノイズ電流が流れる経路がコントロールされている。さらに、導体５Ａ’の端部にはコンデンサ９’が接続されているので、効率的に電源ノイズの流出を抑制することが可能である。
　以上のように、実施の形態１に係る多層プリント基板１は、ＩＣ７に電源を供給する内層導体である導体３Ａと、表層導体である導体５Ａ、導体５Ａ’、導体５Ｂおよび導体５Ｂ’と、内層を通ってＩＣ７と導体５Ａとを接続する電源ビア１０およびＩＣ７と導体５Ｂとを接続するＧＮＤビア１２と、内層を通って導体３Ａと導体５Ａ’とを接続する電源ビア１１を備え、ＩＣ７が積層方向に投影された領域Ａにおいて、ＩＣ７の面積に対する導体３Ａの面積の比率が、ＩＣ７の面積に対する、導体５Ａ、導体５Ｂおよび導体５Ｂ’の面積の比率よりも低くなるように構成されている。これにより、領域ＡにおいてＩＣ７の電源系統に関わる内層導体を設けるために使用される層数を低減することができ、多層プリント基板１の層数増加に伴う製造コストの増加を抑えることができる。また、領域ＡにＩＣ７の電源系統以外の信号線を割り当てるスペースを確保することで、信号に対する電源ノイズの干渉が抑制されて、電源ノイズの影響を低減することができる。
実施の形態２．
　図３は、実施の形態２に係る多層プリント基板の構成例を示す積層方向断面図である。図３において、多層プリント基板１Ａは、図１と同様に、第１の配線層２、第２の配線層３、第３の配線層４および第４の配線層５が、絶縁体６を介して厚み方向Ｚに積層された４層基板である。各層は、厚み方向Ｚと直交しているＸ－Ｙ平面上に分布している。多層プリント基板１Ａには、ＩＣ７が搭載される。以下、ＩＣ７が有する電源系統が１つである場合を例に挙げて、多層プリント基板１Ａの配線構造について説明する。ただし、ＩＣ７が多数の電源系統を有する場合であっても、当該配線構造は、それぞれの電源系統について採用することができる。
　多層プリント基板１Ａにおける第１の配線層２は、実施の形態１と同様に、ＩＣ７が実装される第１の面である。第１の配線層２には、銅箔などの導電体で構成された導体２Ａおよび導体２Ｂが形成されている。ＩＣ７が有する電源系統の電源ピン７－１と導体２Ａは、はんだボール８を介して接続されている。ＩＣ７が有する電源系統のＧＮＤピン７－２と導体２Ｂは、はんだボール８を介して接続されている。
　多層プリント基板１Ａにおける第２の配線層３は、実施の形態１と同様に、ＩＣ７の電源系統に電源供給する導体が形成される電源層である。ただし、多層プリント基板１Ａにおける第２の配線層３には、銅箔などの導電体で導体３Ｂが形成される。導体３Ｂは、ＩＣ７に電源を供給するための内層導体であり、図３に示すように、領域Ａから外れた位置に形成されている。
　多層プリント基板１Ａにおける第３の配線層４は、導体４Ｂが形成されるＧＮＤ層である。導体４Ｂは、導体４Ａと同様に、銅箔などの導電体で、第３の配線層４のほぼ全面に形成されたベタパターンの導体である。
　多層プリント基板１Ａにおける第４の配線層５は、多層プリント基板１Ａの第１の面とは反対側の第２の面である。第４の配線層５には、銅箔などの導電体で、導体５Ａ、導体５Ａ”、導体５Ｂおよび導体５Ｂ’が形成されている。導体５Ａは、電源ビア１０を介して導体２Ａに接続された表層導体である。導体５Ｂは、ＧＮＤビア１２を介して導体２Ｂに接続された表層導体である。導体５Ａ”は、導体５Ａから延びた線状導体である。導体５Ｂ’は、第４の配線層５において、導体５Ｂとは別に形成された表層導体である。
　なお、導体５Ｂと導体５Ｂ’は、第３の配線層４における導体４Ａに共通に接続されるので、第４の配線層５において、導体５Ｂと導体５Ｂ’は一体の導体であってもよい。
　絶縁体６は、多層プリント基板１Ａの配線層間を絶縁する絶縁体であり、実施の形態１と同様に、エポキシ樹脂またはポリイミド樹脂といった電気絶縁性の樹脂材で構成されている。なお、多層プリント基板１Ａにおいて、隣り合った配線層ごとに異なる材質の絶縁体６を用いてもよい。また、多層プリント基板１Ａの表面はレジストされていてもよい。
　コンデンサ９は、一方の端部が導体５Ａに接続され、他方の端部が導体５Ｂに接続されたバイパスコンデンサである。コンデンサ９’は、一方の端部が導体５Ａ”に接続され、他方の端部が導体５Ｂ’に接続されたバイパスコンデンサである。
　電源ビア１０は、実施の形態１と同様に、多層プリント基板１Ａの内層を通って、第１の配線層２における導体２Ａと第４の配線層５における導体５Ａとを接続する。導体２Ａが、はんだボール８を介して電源ピン７－１に接続されるので、電源ビア１０は、ＩＣ７と導体５Ａを接続する第１の接続部として機能する。また、図３に示すように、電源ビア１０は、第２の配線層３における導体３Ｂから絶縁され、第３の配線層４における導体４Ｂから絶縁されている。
　電源ビア１１は、多層プリント基板１Ａの内層を通って第２の配線層３における導体３Ｂと第４の配線層５における導体５Ａ”を接続する第２の接続部である。図３に示すように、電源ビア１１は、第１の配線層２における導体２Ａおよび導体２Ｂから絶縁されており、第３の配線層４における導体４Ｂから絶縁されている。ＩＣ７には、電源ビア１１を介した経路で電源が供給される。
　ＧＮＤビア１２は、実施の形態１と同様に、多層プリント基板１Ａの内層を通って導体２Ｂと導体５Ｂとを接続する。導体２Ｂが、はんだボール８を介してＧＮＤピン７－２に接続されるので、ＧＮＤビア１２は、ＩＣ７と導体５Ｂとを接続する第１の接続部として機能する。また、図３に示すように、ＧＮＤビア１２は、第３の配線層４における導体４Ｂと導通されている。ＧＮＤビア１２’は、多層プリント基板１Ａの内層を通って、第３の配線層４における導体４Ｂと第４の配線層５における導体５Ｂ’とを接続する。
　領域Ａは、実施の形態１と同様に、ＩＣ７の外形が第１の配線層２から積層方向に投影された領域である。第２の配線層３における領域Ａ内には、図３に示すように、導体３Ｂが存在せず、ＩＣ７に電源を供給する内層導体が設けられていない。
　図４Ａは、多層プリント基板１Ａが有する第１の配線層２の構成を示す水平方向断面図である。図４Ａに示すように、第１の配線層２における領域Ａには、ＩＣ７が有する電源系統に対応した位置に導体２Ａおよび導体２Ｂが配置され、ＩＣ７が有する複数のピンに対応した位置に複数のはんだボール８がそれぞれ配置されている。ＩＣ７の電源ピン７－１は、はんだボール８を介して導体２Ａに接続され、ＩＣ７のＧＮＤピン７－２は、はんだボール８を介して導体２Ｂに接続される。
　図４Ａに示すように、導体２Ａには電源ビア１０が接続され、導体２ＢにはＧＮＤビア１２が接続されている。また、電源ビア１１は、領域Ａの外部に設けられ、導体２Ａおよび導体２Ｂから絶縁されている。ＧＮＤビア１２’は、領域Ａの内部に設けられ、導体２Ａおよび導体２Ｂから絶縁されている。なお、ＩＣ７のピン配置によっては、導体２Ｂおよびはんだボール８を介してＧＮＤビア１２’をＧＮＤピン７－２と導通させてもよい。この場合、ＧＮＤビア１２’はＧＮＤビア１２となるので、ＧＮＤビア１２がコンデンサ９’に接続される。
　図４Ｂは、多層プリント基板１Ａが有する第２の配線層３の構成を示す水平方向断面図である。図４Ｂに示すように、第２の配線層３における領域Ａには、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。また、図４Ｂに示すように、第２の配線層３には、領域Ａの外部に帯状の導体３Ｂが形成されている。導体３Ｂは、電源ビア１０から絶縁されている。
　領域Ａの外部にある導体３Ｂの端部には、電源ビア１１が接続されており、ＧＮＤビア１２’は、導体３Ｂの端部の近傍でかつ領域Ａの内部に配置されている。第２の配線層３において、電源ビア１０、電源ビア１１、ＧＮＤビア１２およびＧＮＤビア１２’は、互いに絶縁されている。
　図４Ｃは、多層プリント基板１Ａが有する第３の配線層４の構成を示す水平方向断面図である。図４Ｃに示すように、第３の配線層４における領域Ａには、ベタパターンのＧＮＤである導体４Ｂが形成されている。また、第３の配線層４には、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。第３の配線層４の領域Ａにおいて、電源ビア１０は、導体４Ｂから絶縁されており、電源ビア１１は、導体４Ｂから絶縁されている。ＧＮＤビア１２およびＧＮＤビア１２’は、導体４Ｂと導通されている。
　図４Ｄは、多層プリント基板１Ａが有する第４の配線層５の構成を示す平面図である。図４Ｄに示すように、第４の配線層５における領域Ａには、第４の配線層５の電源ビア１０の全てに接続するように引き回された導体５Ａと、ＧＮＤビア１２の全てに接続するように引き回された導体５Ｂとが形成されている。コンデンサ９は、導体５Ａと導体５Ｂとの間に実装され、導体５Ａと導体５Ｂは、コンデンサ９を介して接続されている。
　また、図４Ｄに示すように、導体５Ａ”は、導体５Ａから領域Ａの外部まで延びた線状導体である。導体５Ａ”の基部の近傍には、電源ビア１０が接続されており、導体５Ａ”の端部には、電源ビア１１が接続されている。領域Ａの内部にある導体５Ａ”の途中部分の近傍には、表層電源導体である導体５Ｂ’が形成されており、導体５Ｂ’には、ＧＮＤビア１２’が接続されている。導体５Ａ”の端部には、コンデンサ９’の一方の端部が接続され、導体５Ｂ’には、コンデンサ９’の他方の端部が接続されている。
　多層プリント基板１Ａの領域Ａには、図３および図４Ｂに示すように、第２の配線層３における導体３Ｂが存在せず、内層電源導体として機能する導体が設けられていない。これにより、領域Ａにおいて、ＩＣ７の電源系統に関わる内層導体を設けるために使用される層数が低減される。
　また、多層プリント基板１Ａは、電源ビア１１の数が、電源ビア１０とＧＮＤビア１２の合計数よりも少なくなるように構成されている。例えば、図４Ａから図４Ｄにおいて、電源ビア１１の数は１本であり、電源ビア１０とＧＮＤビア１２との合計数は１２本である。
　多層プリント基板１Ａにおいて、ＩＣ７で発生した電源ノイズ電流は、電源ピン７－１および導体２Ａから電源ビア１０に流出する。電源ビア１０に流出された電源ノイズ電流は、導体５Ａを通過して導体５Ａ”の端部へ集中して流出する。すなわち、多層プリント基板１Ａでは、電源ノイズ電流が流れる経路がコントロールされている。さらに、導体５Ａ”の途中部分にはコンデンサ９’が接続されているので、効率的に電源ノイズの流出を抑制することが可能である。
　以上のように、実施の形態２に係る多層プリント基板１Ａは、ＩＣ７に電源を供給する内層導体である導体３Ｂと、表層導体である導体５Ａ、導体５Ａ”および導体５Ｂと、内層を通ってＩＣ７と導体５Ａとを接続する電源ビア１０およびＩＣ７と導体５Ｂとを接続するＧＮＤビア１２と、内層を通って導体３Ｂと導体５Ａ”とを接続する電源ビア１１を備え、ＩＣ７が積層方向に投影された領域Ａにおいて、ＩＣ７に電源を供給する内層導体が設けられていない。この構成を有することで、領域Ａにおいて、ＩＣ７の電源系統に関わる内層導体を設けるために使用される層数が低減される。これにより、領域ＡにおいてＩＣ７の電源系統に関わる内層導体を設けるために使用される層数を低減することができ、多層プリント基板１Ａの層数増加に伴う製造コストの増加を抑えることができる。また、領域ＡにＩＣ７の電源系統以外の信号線を割り当てるスペースを確保することで、信号に対する電源ノイズの干渉が抑制されて、電源ノイズの影響を低減することができる。
実施の形態３．
　図５は、実施の形態３に係る多層プリント基板の構成例を示す積層方向断面図である。図５において、多層プリント基板１Ｂは、図１と同様に、第１の配線層２、第２の配線層３、第３の配線層４および第４の配線層５が、絶縁体６を介して厚み方向Ｚに積層された４層基板である。各層は、厚み方向Ｚと直交しているＸ－Ｙ平面上に分布している。多層プリント基板１Ｂには、ＩＣ７が搭載される。以下、ＩＣ７が有する電源系統が１つである場合を例に挙げて、多層プリント基板１Ｂの配線構造について説明する。ただし、ＩＣ７が多数の電源系統を有する場合であっても、当該配線構造は、それぞれの電源系統について採用することができる。
　多層プリント基板１Ｂにおける第１の配線層２は、実施の形態１と同様に、ＩＣ７が実装される第１の面である。第１の配線層２には、銅箔などの導電体で構成された導体２Ａおよび導体２Ｂが形成されている。ＩＣ７が有する電源系統の電源ピン７－１と導体２Ａは、はんだボール８を介して接続されている。ＩＣ７が有する電源系統のＧＮＤピン７－２と導体２Ｂは、はんだボール８を介して接続されている。
　多層プリント基板１Ｂにおける第２の配線層３は、実施の形態１と同様に、ＩＣ７に電源を供給する内層導体が形成される電源層である。ただし、多層プリント基板１Ｂにおける第２の配線層３には、銅箔などの導電体で導体３Ｃが形成されている。導体３Ｃは、ＩＣ７に電源を供給するための内層導体であり、図５に示すように、領域Ａの内部まで延びた形状を有している。
　多層プリント基板１Ｂにおける第３の配線層４は、導体４Ｃが形成されるＧＮＤ層である。導体４Ｃは、導体４Ａと同様に、銅箔などの導電体で、第３の配線層４のほぼ全面に形成されたベタパターンの導体である。
　多層プリント基板１Ｂにおける第４の配線層５は、多層プリント基板１Ａの第１の面とは反対側の第２の面である。第４の配線層５には、銅箔などの導電体で、導体５Ａおよび導体５Ｂが形成されている。導体５Ａは、電源ビア１０を介して導体２Ａに接続され、電源ビア１４を介して導体２Ａに接続された表層導体である。導体５Ｂは、ＧＮＤビア１２を介して導体２Ｂに接続された表層導体である。
　絶縁体６は、多層プリント基板１Ｂの配線層間を絶縁する絶縁体であり、実施の形態１と同様に、エポキシ樹脂またはポリイミド樹脂といった電気絶縁性の樹脂材で構成されている。なお、多層プリント基板１Ｂにおいて、隣接した配線層ごとに異なる材質の絶縁体６を用いてもよい。また、多層プリント基板１Ｂの表面は、レジストされていてもよい。
　コンデンサ９は、一方の端部が導体５Ａに接続され、他方の端部が導体５Ｂに接続されたバイパスコンデンサである。
　電源ビア１０は、実施の形態１と同様に、多層プリント基板１Ｂの内層を通って第１の配線層２における導体２Ａと第４の配線層５における導体５Ａを接続する。導体２Ａが、はんだボール８を介して電源ピン７－１に接続されるので、電源ビア１０は、ＩＣ７と導体５Ａを接続する第１の接続部として機能する。また、図５に示すように、電源ビア１０は、第２の配線層３における導体３Ｃから絶縁され、第３の配線層４における導体４Ｃから絶縁されている。
　電源ビア１４は、多層プリント基板１Ａの内層を通って、第１の配線層２における導体２Ａと、第２の配線層３における導体３Ｃと、第４の配線層５における導体５Ａとを接続する第２の接続部である。図５に示すように、電源ビア１４は、導体２Ｂから絶縁されており、導体４Ｃから絶縁されている。ＩＣ７が有する電源系統は、電源ビア１４を介した経路で電源が供給される。
　ＧＮＤビア１２は、実施の形態１と同様に、多層プリント基板１Ｂの内層を通って、第１の配線層２における導体２Ｂと第４の配線層５における導体５Ｂとを接続する。導体２Ｂが、はんだボール８を介してＧＮＤピン７－２に接続されるので、ＧＮＤビア１２は、ＩＣ７と導体５Ｂを接続する第１の接続部として機能する。また、図５に示すように、ＧＮＤビア１２は、第３の配線層４における導体４Ｃと導通されている。
　領域Ａは、実施の形態１と同様に、ＩＣ７の外形が第１の配線層２から積層方向に投影された領域であり、ＩＣ７の面積は領域Ａの面積である。多層プリント基板１Ｂにおいて、ＩＣ７の面積に対する第２の配線層３における領域Ａ内の導体３Ｃの面積の比率は、ＩＣ７の面積に対する第４の配線層５における領域Ａ内の導体５Ａおよび導体５Ｂの面積の比率よりも低くなっている。
　図６Ａは、多層プリント基板１Ｂが有する第１の配線層２の構成を示す水平方向断面図である。図６Ａに示すように、第１の配線層２における領域Ａには、ＩＣ７が有する電源系統に対応した位置に導体２Ａおよび導体２Ｂが配置され、ＩＣ７が有する複数のピンに対応した位置に複数のはんだボール８がそれぞれ配置されている。ＩＣ７の電源ピン７－１と導体２Ａは、はんだボール８を介して接続され、ＩＣ７のＧＮＤピン７－２と導体２Ｂは、はんだボール８を介して接続されている。
　図６Ａに示すように、８つある導体２Ａのうち、７つの導体２Ａには、電源ビア１０が接続され、残り１つの導体２Ａには電源ビア１４が接続されている。さらに、導体２Ｂには、ＧＮＤビア１２が接続されている。
　図６Ｂは、多層プリント基板１Ｂが有する第２の配線層３の構成を示す水平方向断面図である。図６Ｂに示すように、第２の配線層３における領域Ａには、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に電源ビア１０およびＧＮＤビア１２が形成されている。また、図６Ｂに示すように、第２の配線層３には、領域Ａの内部まで延びた帯状の導体３Ｃが形成されている。導体３Ｃは、電源ビア１０およびＧＮＤビア１２から絶縁されている。導体３Ｃの端部には、電源ビア１４が接続されている。第２の配線層３において、電源ビア１０、ＧＮＤビア１２および電源ビア１４は互いに絶縁されている。
　図６Ｃは、多層プリント基板１Ｂが有する第３の配線層４の構成を示す水平方向断面図である。図６Ｃに示すように、第３の配線層４における領域Ａには、ベタパターンのＧＮＤである導体４Ｃが形成されている。また、第３の配線層４には、第１の配線層２における導体２Ａおよび導体２Ｂに対応した位置に、電源ビア１０、ＧＮＤビア１２および電源ビア１４が形成されている。第３の配線層４の領域Ａにおいて、電源ビア１０および電源ビア１４は、導体４Ｃから絶縁されており、ＧＮＤビア１２は、導体４Ｃと導通されている。
　図６Ｄは、多層プリント基板１Ｂが有する第４の配線層５の構成を示す平面図である。図６Ｄに示すように、第４の配線層５における領域Ａには、第４の配線層５の電源ビア１０の全てに接続するように引き回された導体５Ａと、ＧＮＤビア１２の全てに接続するように引き回された導体５Ｂとが形成されている。コンデンサ９は、導体５Ａと導体５Ｂとの間に実装され、導体５Ａと導体５Ｂは、コンデンサ９を介して接続されている。
　多層プリント基板１Ｂの領域Ａにおいて、図５、図６Ａ、図６Ｂおよび図６Ｄに示すように、導体２Ａと導体５Ａとを接続する電源ビア１４には、第２の配線層３における導体３Ｃが接続されている。また、図６Ｄに示すように、導体５Ａにおける電源ビア１４の端部の近傍には、コンデンサ９が実装されている。さらに、多層プリント基板１Ｂは、電源ビア１４の数が、電源ビア１０とＧＮＤビア１２との合計数よりも少なくなるように構成されている。例えば、図６Ａから図６Ｄにおいて、電源ビア１４の数は１本であり、電源ビア１０とＧＮＤビア１２との合計数は１１本である。
　多層プリント基板１Ｂにおいて、ＩＣ７で発生した電源ノイズ電流は、電源ピン７－１および導体２Ａから電源ビア１０および電源ビア１４に流出する。電源ビア１０に流出した電源ノイズ電流は、導体５Ａから電源ビア１４の端部へ集中して流出する。すなわち、多層プリント基板１Ｂでは、電源ノイズ電流が流れる経路がコントロールされている。さらに、電源ビア１４の端部の近傍にはコンデンサ９が接続されているので、効率的に電源ノイズの流出を抑制することが可能である。
　以上のように、実施の形態３に係る多層プリント基板１Ｂは、ＩＣ７に電源を供給する内層導体である導体３Ｃと、表層導体である導体５Ａおよび導体５Ｂと、内層を通ってＩＣ７と導体５Ａとを接続する電源ビア１０およびＩＣ７と導体５Ｂとを接続するＧＮＤビア１２と、内層を通って導体３Ｃと導体５Ａ’とを接続する電源ビア１１を備え、ＩＣ７が積層方向に投影された領域Ａにおいて、ＩＣ７の面積に対する導体３Ｃの面積の比率が、ＩＣ７の面積に対する、導体５Ａおよび導体５Ｂの面積の比率よりも低くなるように構成されている。これにより、領域ＡにおいてＩＣ７の電源系統に関わる内層導体を設けるために使用される層数を低減することができ、多層プリント基板１Ｂの層数増加に伴う製造コストの増加を抑えることができる。また、領域ＡにＩＣ７の電源系統以外の信号線を割り当てるスペースを確保することで、信号に対する電源ノイズの干渉が抑制されて、電源ノイズの影響を低減することができる。
　なお、実施の形態１から実施の形態３までに、多層プリント基板が４層基板である場合を示したが、多層プリント基板は、２層以上の基板を用いることができる。
　実施の形態１から実施の形態３までに、第１の接続導体および第２の接続導体がビアである場合を示したが、スルーホールであってもよい。
　実施の形態１から実施の形態３までに、ＩＣ７が有する１つの電源ピン７－１に１本の電源ビアが対応し、１つのＧＮＤピン７－２に１本のＧＮＤビアが対応する場合を示したが、これに限定されるものではない。例えば、実施の形態１から実施の形態３までのいずれかに係る多層プリント基板には、複数の電源ピン７－１またはＧＮＤピン７－２が第１の配線層２における１つの導体にまとめて接続され、当該導体が、１本の電源ビアまたはＧＮＤビアに接続された構造を採用することができる。
　実施の形態１から実施の形態３までに係る多層プリント基板には、貫通実装基板またはビルドアップ基板を用いることができる。ただし、ビルドアップ基板は、層によってビアの本数が異なる場合がある。この場合、第１の接続導体として機能するビアと第２の接続導体として機能するビアとの本数の比較は、内層電源導体（例えば、第２の配線層３における導体）と同層に形成されたビアを比較対象とする。
　実施の形態１から実施の形態３までに係る多層プリント基板がビルドアップ基板である場合、ビルドアップ基板には、ビルドアップ層のビアとコア層のビアとが切り替わる構造を有したものを用いることができ、または、ビルドアップ層の複数のビアが中間層の導体に接続され、当該導体が、ビルドアップ層のビアよりも本数が少ないコア層のビアに接続された構造を有したものを用いることができる。
　多層プリント基板に複数のＩＣが搭載された場合には、実施の形態１から実施の形態３までのいずれかに示した構造は、複数のＩＣのそれぞれに対して設けることができる。
　実施の形態１から実施の形態３までに、バイパスコンデンサであるコンデンサ９またはコンデンサ９’が、２端子コンデンサである場合を示したが、バイパスコンデンサには、例えば、ＬＷ逆転型、３端子型または多端子型のコンデンサを用いることができる。
　実施の形態１から実施の形態３までに、ＩＣ７が、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装のＩＣパッケージである場合を示したが、これに限定されるものではない。例えば、ＩＣ７には、ＤＩＰ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｐａｃｋａｇｅ）といった挿入型のＩＣパッケージまたはＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）といった表面実装型のＩＣパッケージを用いることができる。
　なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態のそれぞれの自由な組み合わせまたは実施の形態のそれぞれの任意の構成要素の変形もしくは実施の形態のそれぞれにおいて任意の構成要素の省略が可能である。
　本発明に係る多層プリント基板は、ＩＣが積層方向に投影された領域において、ＩＣの電源系統の導体を設けるために使用される層数を低減しつつ、電源ノイズを低減することができるので、様々な電子機器に利用可能である。
　１，１Ａ，１Ｂ　多層プリント基板、２　第１の配線層、２Ａ，２Ｂ，３Ａ，３Ｂ，３Ｃ，４Ａ，４Ｂ，４Ｃ，５Ａ，５Ａ'，５Ａ”，５Ｂ，５Ｂ'　導体、３　第２の配線層、　導体、４　第３の配線層、５　第４の配線層、６　絶縁体、７　ＩＣ、７－１　電源ピン、７－２　ＧＮＤピン、８　はんだボール、９，９'　コンデンサ、１０，１１，１４　電源ビア、１２，１２'　ＧＮＤビア。

Claims (7)

  1. 　内層に設けられ、第１の面に搭載された集積回路に電源を供給する内層導体と、
    　前記第１の面とは反対側の第２の面に設けられた表層導体と、
    　内層を通って前記集積回路と前記表層導体とを接続する第１の接続部と、
    　内層を通って前記内層導体と前記表層導体とを接続する第２の接続部と、
    　を備え、
    　前記集積回路が前記第１の面から積層方向に投影された領域において、前記集積回路の面積に対する前記内層導体の面積の比率が、前記集積回路の面積に対する前記表層導体の面積の比率よりも低い、または前記内層導体が設けられていないこと
    　を特徴とする多層プリント基板。
  2. 　前記第１の接続部は、前記内層導体から絶縁されており、
    　前記集積回路は、前記第２の接続部を介した経路で電源が供給され、
    　前記第２の接続部の数は、前記第１の接続部の合計数よりも少ないこと
    　を特徴とする請求項１記載の多層プリント基板。
  3. 　前記第２の接続部は、前記集積回路と前記表層導体と前記内層導体とを接続し、
    　前記第２の接続部の数は、前記第１の接続部の合計数よりも少ないこと
    　を特徴とする請求項１記載の多層プリント基板。
  4. 　前記表層導体は、電源電位の表層電源導体と、グラウンド電位の表層グラウンド導体とを備え、
    　前記表層電源導体と前記表層グラウンド導体との間にコンデンサが実装されたこと
    　を特徴とする請求項１記載の多層プリント基板。
  5. 　前記表層導体は、電源電位の表層電源導体と、グラウンド電位の表層グラウンド導体とを備え、
    　前記表層電源導体から延びた線状導体を備え、
    　前記線状導体には、前記第２の接続部が接続され、
    　前記線状導体と前記表層グラウンド導体との間にコンデンサが実装されたこと
    　を特徴とする請求項２記載の多層プリント基板。
  6. 　前記表層導体は、電源電位の表層電源導体と、グラウンド電位の表層グラウンド導体とを備え、
    　前記表層電源導体における前記第２の接続部が接続された部分にコンデンサが実装されたこと
    　を特徴とする請求項３記載の多層プリント基板。
  7. 　前記第１の接続部および前記第２の接続部は、ビアまたはスルーホールであること
    　を特徴とする請求項１から請求項６のいずれか１項記載の多層プリント基板。
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