JP7431865B2 - 配線基板 - Google Patents
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- 239000004020 conductor Substances 0.000 claims description 174
- 238000009413 insulation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 300
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 239000012535 impurity Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- VTYYLEPIZMXCLO-UHFFFAOYSA-L Calcium carbonate Chemical compound [Ca+2].[O-]C([O-])=O VTYYLEPIZMXCLO-UHFFFAOYSA-L 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- TZCXTZWJZNENPQ-UHFFFAOYSA-L barium sulfate Chemical compound [Ba+2].[O-]S([O-])(=O)=O TZCXTZWJZNENPQ-UHFFFAOYSA-L 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000012779 reinforcing material Substances 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910000019 calcium carbonate Inorganic materials 0.000 description 2
- 239000004927 clay Substances 0.000 description 2
- 229910052570 clay Inorganic materials 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000004745 nonwoven fabric Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229920001955 polyphenylene ether Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000454 talc Substances 0.000 description 2
- 229910052623 talc Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 239000004760 aramid Substances 0.000 description 1
- 229920006231 aramid fiber Polymers 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 238000005422 blasting Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
- H05K1/0256—Electrical insulation details, e.g. around high voltage areas
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0228—Compensation of cross-talk by a mutually correlated lay-out of printed circuit traces, e.g. for compensation of cross-talk in mounted connectors
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/07—Electric details
- H05K2201/0753—Insulation
- H05K2201/0761—Insulation resistance, e.g. of the surface of the PCB between the conductors
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09327—Special sequence of power, ground and signal layers in multilayer PCB
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
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Description
本発明は、配線基板に関する。
特許文献１に記載のような、コア層の表面にビルドアップ層が形成された配線基板において、ビルドアップ層に含まれる電源用導体層と接地用導体層とは、絶縁層を介して対向するように交互に配置されている。このように、電源用導体層と接地用導体層とが交互に配置されることによって、電源用導体層で発生するインダクタンスと接地用導体層で発生するインダクタンスとが相殺される。その結果、配線基板においてインダクタンスを低減することができる。さらに、電子部品を接続するためのパッドとマザーボードに接続するためのパッドとコア用絶縁層に形成されたスルーホールとの位置調整も容易に行える。
本開示に係る配線基板は、コア用絶縁層と、コア用絶縁層の上面に位置する第１積層体と、コア用絶縁層の下面に位置する第２積層体とを含む。第１積層体および第２積層体が、それぞれ少なくとも４層の導体層と少なくとも３層のビルドアップ用絶縁層とが交互に位置している構造を有する。第１積層体が、電子部品を実装するための第１実装領域を含む。導体層は、第１導体層および第２導体層の２種を含む。第１積層体における導体層は、少なくとも第１最外層および第１最内層が第１導体層であり、第１最内層よりもコア用絶縁層から離れて位置する第１中間層が少なくとも２層以上の第２導体層である。
上述のような効果を発揮させるために、従来の配線基板において、ビルドアップ層に含まれる電源用導体層と接地用導体層とは、絶縁層を介して対向するように交互に配置されている。ところで、配線基板の小型化などに伴ってビルドアップ用絶縁層が薄く形成されることがある。ビルドアップ用絶縁層が薄くなると、この絶縁層を介して対向する電源用導体層と接地用導体層との間でショートが発生しやすくなる。
本開示に係る配線基板は、上述のように、第１積層体における導体層のうち、少なくとも第１最外層および第１最内層が第１導体層である。第１最内層よりもコア用絶縁層から離れて位置する第１中間層が、少なくとも２層以上の第２導体層である。すなわち、本開示に係る配線基板は、第１中間層において、ビルドアップ用絶縁層を介して同種の導体層が対向している部分が存在するため、ショートの発生が低減される。さらに、ビルドアップ用絶縁層を介して異種の導体層が対向している部分も存在する。そのため、インダクタンスの低減効果および導体層配置の容易性にも寄与している。
本開示の一実施形態に係る配線基板を、図１に基づいて説明する。図１は、本開示の一実施形態に係る要部を示す説明図である。一実施形態に係る配線基板は、コア用絶縁層１と、コア用絶縁層１の上面に位置する第１積層体２と、コア用絶縁層１の下面に位置する第２積層体３とを含む。
コア用絶縁層１は、絶縁性を有する素材であれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は２種以上を混合して用いてもよい。コア用絶縁層１の厚みは特に限定されず、例えば２００μｍ以上１５００μｍ以下である。
コア用絶縁層１には、補強材が含まれていてもよい。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。補強材は２種以上を併用してもよい。さらに、コア用絶縁層１には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが分散されていてもよい。
コア用絶縁層１には、コア用絶縁層１の上下面を電気的に接続するために、スルーホール導体１１が位置している。スルーホール導体１１は、コア用絶縁層１の上下面を貫通するスルーホール内に位置している。スルーホール導体１１は、例えば、銅めっきなどの金属めっき導体で形成されている。スルーホール導体１１は、コア用絶縁層１の両面に位置する導体層４に接続されている。スルーホール導体１１は、スルーホールの内壁面のみに形成されていてもよく、スルーホール内に充填されていてもよい。コア用絶縁層１は、内部にスルーホール導体１１と接続された回路を有していても構わない。
コア用絶縁層１の上面に位置する第１積層体２は、導体層４とビルドアップ用絶縁層５とが交互に積層された構造を有している。第１積層体２の最外層には、第１パッド２１を備える第１実装領域Ｘが含まれる。第１実装領域Ｘに備えられる第１パッド２１は、比較的小さめの径を有しており、例えば、電子部品を接続するために使用される。電子部品は、一般的に配線基板に搭載される電子部品であれば限定されない。このような電子部品としては、例えば、半導体集積回路素子、オプトエレクトロニクス素子などが挙げられる。第１パッド２１の径は、例えば３５μｍ以上１８０μｍ以下であり、パッドとパッドとの距離は、４０μｍ以上２００μｍ以下である。
導体層４は、例えば銅箔や銅めっきから成る導体で形成されている。導体層４の厚みは特に限定されず、例えば１μｍ以上２０μｍ以下である。導体層４には、第１導体層４１および第２導体層４２が含まれる。第１導体層４１と第２導体層４２とは異なる種類の導体層（電位の異なる導体層）であり、このような導体層としては、電源用導体層および接地用導体層が挙げられる。例えば、第１導体層４１が電源用導体層であれば、第２導体層４２は接地用導体層である。一方、第１導体層４１が接地用導体層であれば、第２導体層４２は電源用導体層である。導体層４は、上記以外にも信号用導体層を含んでいるが、図１～３においては説明の便宜上、電源用導体層および接地用導体層についての配置関係を簡易的に示す。
導体層４は、ビルドアップ用絶縁層５を介して対向するように位置している。ビルドアップ用絶縁層５は４層形成されている。ビルドアップ用絶縁層５は、コア用絶縁層２と同様、絶縁性を有する素材であれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド－トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は２種以上を混合して用いてもよい。ビルドアップ用絶縁層５は、それぞれ同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。ビルドアップ用絶縁層５とコア用絶縁層２とは、同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。
さらに、ビルドアップ用絶縁層５には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが、分散されていてもよい。ビルドアップ用絶縁層５の厚みは特に限定されず、例えば３μｍ以上４０μｍ以下である。ビルドアップ用絶縁層５は、それぞれ同じ厚みを有していてもよく、異なる厚みを有していてもよい。
ビルドアップ用絶縁層５は、図示していないが、層間を電気的に接続するためのビアホール導体を有している。ビアホール導体は、ビルドアップ用絶縁層５の上下面を貫通するビアホール内に位置している。ビアホール導体は、例えば、銅めっきなどの金属めっき導体で形成されている。ビアホール導体は、ビルドアップ用絶縁層５の両面に位置する導体層４に接続されている。ビアホール導体は、ビアホール内に充填されていてもよく、ビアホールの内壁面のみに形成されていてもよい。
一実施形態に係る配線基板において、第１積層体２を形成している層のうち、第１最外層２ａおよび第１最内層２ｂは、第１導体層４１である。第１最内層２ｂよりもコア用絶縁層１から離れて位置する第１中間層２ｃは、少なくとも２層以上の第２導体層４２である。言い換えれば、第１積層体２における導体層４のうち、最も外側に位置する第１最外層２ａと、最も内側に位置する第１最内層２ｂとの間の第１中間層２ｃにおいて、第１最内層２ｂに近い側の２層以上の導体層４は、第２導体層４２である。
コア用絶縁層１の下面に位置する第２積層体３は、導体層４とビルドアップ用絶縁層５とが交互に積層された構造を有している。第２積層体３の最外層には、第２パッド３１を備える第２実装領域Ｙが含まれる。第２実装領域Ｙに備えられる第２パッド３１は、通常、第１実装領域Ｘに備えられる第１パッド２１よりも大きな径を有しており、例えば、マザーボードなどに接続するために使用される。導体層４およびビルドアップ用絶縁層５については上述の通りであり、詳細な説明は省略する。第２パッド３１の径は、例えば２５０μｍ以上８００μｍ以下であり、パッドとパッドとの距離は、３００μｍ以上１０００μｍ以下である。
一実施形態に係る配線基板において、第２積層体３を形成している層のうち、第２最外層３ａおよび第２最内層３ｂは、第２導体層４２である。第２最内層３ｂよりもコア用絶縁層１から離れて位置する第２中間層３ｃは、少なくとも２層以上の第１導体層４１である。言い換えれば、第２積層体３における導体層４のうち、最も外側に位置する第２最外層３ａと、最も内側に位置する第２最内層３ｂとの間の第２中間層３ｃにおいて、第２最内層３ｂに近い側の２層以上の導体層４は、第１導体層４１である。第２積層体３を形成している導体層４の配置は、第１積層体２を形成している導体層４の配置と逆である。
このように、一実施形態に係る配線基板では、第１積層体２においてビルドアップ用絶縁層５を介して同種の導体層（図１に示す第２導体層４２）が対向して存在し、第２積層体３においてビルドアップ用絶縁層５を介して同種の導体層（図１に示す第１導体層４１）が対向して存在している部分を含んでいる。そのため、例えば、ビルドアップ用絶縁層５の厚みが薄い場合に、異種の導体層４間で発生しやすいショートが低減される。さらに、ビルドアップ用絶縁層５を介して異種の導体層４が対向している部分も存在している。そのため、インダクタンスの低減効果および配線導体配置の容易性にも寄与している。特に、第１積層体２および第２積層体３のそれぞれにおける最外層のビルドアップ用絶縁層５を介して異種の導体層４が対向している部分は、電子部品に近い部分であるためインダクタンスの低減により電子部品を安定に作動させるために有利である。さらに、第１積層体２および第２積層体３のそれぞれにおける最内層のビルドアップ用絶縁層５を介して異種の導体層４が対向している部分は、第１パッド２１と第２パッド３１とをつなぐ導体層４を配置する上での容易性の点で有利である。
上記のような配線基板は、例えば、次のように形成される。まず、コア用絶縁層１を用意する。コア用絶縁層１は、両面銅張り積層板等の絶縁板にドリル、ブラストまたはレーザー加工することでスルーホールを形成し、サブトラクティブ法により絶縁板表面に導体層４およびスルーホール内にスルーホール導体１１を形成する。コア用絶縁層１の上下面の導体層４は、スルーホール導体１１によって導通している。
次に、コア用絶縁層１の上下面にビルドアップ用絶縁層５を形成する。ビルドアップ用絶縁層５は、熱硬化性の絶縁樹脂フィルムを真空下でコア用絶縁層１の上下面に被着して熱硬化することで形成される。
次に、ビルドアップ用絶縁層５にレーザー加工することで、導体層４を底部とするビアホールを形成する。レーザー加工後は、炭化物等を除去するためのデスミア処理を行うことで、ビアホールとビアホール導体との密着強度が向上する。
次に、セミアディティブ法により、ビルドアップ用絶縁層５表面に導体層４およびビアホール内にビアホール導体を銅めっき金属により形成する。ビルドアップ用絶縁層５表面の導体層４とビアホール底部にある導体層４とは、ビアホール導体によって導通されている。
ビルドアップ用絶縁層５の形成工程および導体層４の形成工程を繰り返すことによって、ビルドアップ用絶縁層５を所定の層数に形成することができる。これにより、コア用絶縁層１の上面に第１積層体２が形成され、下面に第２積層体３が形成される。第１積層体２の上面には第１パッド２１、および第２積層体３の下面には第２パッド３１が導体層４と同じ製法により形成される。このようにして図１に示すような配線基板が形成される。
次に、本開示の他の実施形態に係る配線基板を、図２に基づいて説明する。図２に示す他の実施形態に係る配線基板において、図１に示す一実施形態に係る配線基板と同じ部材には同じ番号を付しており、部材の詳細な説明は省略する。
図２に示す他の実施形態に係る配線基板は、第１積層体２における導体層４のうち、第１最外層２ａおよび第１最内層２ｂに加えて、第１最外層２ａより一層内層にも第１導体層４１が位置している。同様に、第２積層体３における導体層４のうち、第２最外層３ａおよび第２最内層３ｂに加えて、第２最外層３ａより一層内層にも第２導体層４２が位置している。
本開示の配線基板は、第１積層体２における導体層４のうち、少なくとも第１最外層２ａおよび第１最内層２ｂに第１導体層４１が位置していればよい。したがって、図１に示すように、第１最外層２ａおよび第１最内層２ｂのみに第１導体層４１が位置していてもよく、図２に示すように、第１最外層２ａおよび第１最内層２ｂに加えて、第１最外層２ａより一層内層にも第１導体層４１が位置していてもよい。
同様に、本開示の配線基板は、第２積層体３における導体層４のうち、少なくとも第２最外層３ａおよび第２最内層３ｂに第２導体層４２が位置していればよい。したがって、図１に示すように、第２最外層３ａおよび第２最内層３ｂのみに第２導体層４２が位置していてもよく、図２に示すように、第２最外層３ａおよび第２最内層３ｂに加えて、第２最外層３ａより一層内層にも第２導体層４２が位置していてもよい。
図２に示すような別の実施形態に係る配線基板は、例えば、所定用途の導体層４の面積を十分に確保できない場合に採用される。例えば、第１積層体２の第１最外層２ａおよび第２積層体３の第２最外層３ａには、第１パッド２１および第２パッド３１（それぞれ電源用パッド、接地用パッドおよび信号用パッドが含まれる）が位置している。そのため、これらのパッドが位置する領域が広くなれば、第１最外層２ａおよび第２最外層３ａに位置する導体層４の配置面積を十分に確保できなくなる。このとき、例えば第１最外層２ａおよび第２最外層３ａが第１導体層４１であり、一層内層が第２導体層４２である場合、第１導体層４１と第２導体層４２との対向面積を十分に確保できなくなりインダクタンスの低減効果が不十分となることがある。そこで、例えば第１積層体２において、第１最外層２ａより一層内層に位置する導体層４も第１導体層４１とすることによって、第２導体層４２と対向する面積を確保してインダクタンスを低減させる。つまり、第１積層体２および第２積層体３において、第１最外層２ａおよび第２最外層３ａより一層内層に位置する導体層４も第１最外層２ａおよび第２最外層３ａと同種の導体層４とすることによって、異種の導体層４と対向する面積を確保してインダクタンスを低減させる。
図２に示すような別の実施形態に係る配線基板は、例えば、上記のようなパッドの配置数が多く、第１最外層２ａおよび第２最外層３ａに位置する導体層４の面積が、第１最外層２ａおよび第２最外層３ａより一層内層に位置する導体層４（異種の導体層）の面積の５０％以下しか確保できないような場合に採用される。
次に、本開示のさらに他の実施形態に係る配線基板を、図３に基づいて説明する。図３に示すさらに他の実施形態に係る配線基板において、図１に示す一実施形態に係る配線基板と同じ部材には同じ番号を付しており、部材の詳細な説明は省略する。
さらに他の実施形態に係る配線基板において、第１導体層４１と第２導体層４２との間に存在するビルドアップ用絶縁層５’は、２層構造を有している。上述のように、ビルドアップ用絶縁層５を介して異種の導体層４が対向していると、異種の導体層４間でショートが発生することがある。このようなショートは、ビルドアップ用絶縁層５に不純物が混入していると発生しやすくなる。
ビルドアップ用絶縁層に混入している不純物は、ビルドアップ用絶縁層の上面および下面にわたり位置している場合がある。この場合、ビルドアップ用絶縁層５の上面および下面に異種の導体層４が存在していると、不純物を介して導体層４間でショートが発生しやすくなる。一方、ビルドアップ用絶縁層５’のように２層構造を有している場合、それぞれの絶縁層に不純物が混入していても、それぞれの絶縁層に混入している不純物同士が重なる確率は低くビルドアップ用絶縁層５’の上面から下面にわたり不純物が位置している状態を低減できる。その結果、異種の導体層４間のショートの発生がより低減される。
本開示の配線基板は、上述の実施形態に限定されない。図１～３には記載していないが、本開示の配線基板において両表面の一部には、ソルダーレジストが形成されていてもよい。配線基板がソルダーレジストを有している場合、電子部品を実装するときの熱から導体層４を保護できる点で有利である。
配線基板において、経路が異なる複数の電源用導体層が存在する場合がある。この場合、電源用導体層の平面積が、コア用絶縁層１の平面積に対して、２５％以上を占めているものには上述の構造が少なくとも適用される。つまり、電子部品に対して大きな電流を供給するために大きな面積を有する電源用導体層に対して本開示の構造を適用することで、導体層間のショートの低減に特に有利である。このような電源用導体層の平面積は、同一の経路内におけるそれぞれの層の少なくとも一つの層においてコア用絶縁層１の平面積に対して、２５％以上を占めている。このような電源用導体層の面積占有率は、例えば配線基板を平面研磨して導体層４を露出させることで確認することができる。
さらに、上述の実施形態に係る配線基板において、第１積層体２および第２積層体３は、いずれも同じ層数で、導体層４とビルドアップ用絶縁層５とが積層されている。しかし、本開示の配線基板において第１積層体２および第２積層体３は、それぞれ少なくとも４層の導体層４と少なくとも３層のビルドアップ用絶縁層５とが交互に積層された構造を有していれば限定されず、第１積層体２と第２積層体３とが異なる層数であってもよい。
上述の実施形態に係る配線基板において、第１積層体２および第２積層体３の両方に同種の導体層４が対向する層が含まれる場合を示したが、配線の容易性や電気特性等を勘案して、いずれか一方にのみ同種の導体層４が対向する層が含まれていても構わない。
１ コア用絶縁層
２ 第１積層体
２ａ 第１最外層
２ｂ 第１最内層
２ｃ 第１中間層
３ 第２積層体
３ａ 第２最外層
３ｂ 第２最内層
３ｃ 第２中間層
４ 導体層
４１ 第１導体層
４２ 第２導体層
５ ビルドアップ用絶縁層
Ｘ 第１実装領域
Ｙ 第２実装領域
２ 第１積層体
２ａ 第１最外層
２ｂ 第１最内層
２ｃ 第１中間層
３ 第２積層体
３ａ 第２最外層
３ｂ 第２最内層
３ｃ 第２中間層
４ 導体層
４１ 第１導体層
４２ 第２導体層
５ ビルドアップ用絶縁層
Ｘ 第１実装領域
Ｙ 第２実装領域
Claims (8)
- コア用絶縁層と、該コア用絶縁層の上面に位置する第１積層体と、該コア用絶縁層の下面に位置する第２積層体とを含み、
前記第１積層体および前記第２積層体が、それぞれ少なくとも４層の導体層と少なくとも３層のビルドアップ用絶縁層とが交互に位置している構造を有し、
前記コア用絶縁層の厚さは、前記ビルドアップ用絶縁層の厚さよりも大きく、
前記第１積層体は、電子部品を実装するための第１実装領域を含み、
前記導体層は、互いに異なる電位の第１導体層および第２導体層の２種を有し、
前記第１積層体における前記導体層は、少なくとも第１最外層および第１最内層が前記第１導体層であり、前記第１最内層よりも前記コア用絶縁層から離れて位置する第１中間層が少なくとも２層以上の前記第２導体層であり、
前記第２積層体における前記導体層は、少なくとも第２最外層および第２最内層が前記第２導体層であり、前記第２最内層よりも前記コア用絶縁層から離れて位置する第２中間層が少なくとも２層以上の前記第１導体層である配線基板。 - 前記第１導体層が接地用導体層であり、前記第２導体層が電源用導体層である請求項１に記載の配線基板。
- 前記第１導体層が電源用導体層であり、前記第２導体層が接地用導体層である請求項１に記載の配線基板。
- 前記第１積層体において、第１最外層より一層内側の層が前記第１導体層である、請求項１～３のいずれかに記載の配線基板。
- 前記第２積層体において、第２最外層より一層内側の層が前記第２導体層である、請求項１～４のいずれかに記載の配線基板。
- 前記電源用導体層は、少なくとも一つの層において前記コア用絶縁層の平面積に対して２５％以上を占める平面積を有している請求項２または３に記載の配線基板。
- 前記第２積層体が、マザーボードと接続するための第２実装領域を含む請求項１～６のいずれかに記載の配線基板。
- 前記第１導体層と前記第２導体層との間に位置する前記ビルドアップ用絶縁層が、２層構造を有している請求項１～７のいずれかに記載の配線基板。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020013257 | 2020-01-30 | ||
| JP2020013257 | 2020-01-30 | ||
| PCT/JP2020/045635 WO2021153016A1 (ja) | 2020-01-30 | 2020-12-08 | 配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2021153016A1 JPWO2021153016A1 (ja) | 2021-08-05 |
| JP7431865B2 true JP7431865B2 (ja) | 2024-02-15 |
Family
ID=77078992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021574498A Active JP7431865B2 (ja) | 2020-01-30 | 2020-12-08 | 配線基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US12048087B2 (ja) |
| EP (1) | EP4099377A4 (ja) |
| JP (1) | JP7431865B2 (ja) |
| WO (1) | WO2021153016A1 (ja) |
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| JP2016127191A (ja) | 2015-01-07 | 2016-07-11 | 日本特殊陶業株式会社 | 配線基板の製造方法、樹脂フィルム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010153520A (ja) | 2008-12-24 | 2010-07-08 | Ngk Spark Plug Co Ltd | 配線基板 |
| US9549467B1 (en) | 2013-03-15 | 2017-01-17 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Printed circuit board assembly for use in space missions |
| KR102125905B1 (ko) | 2013-04-25 | 2020-06-24 | 삼성디스플레이 주식회사 | 인쇄 회로 기판, 표시 장치 및 인쇄 회로 기판의 제조 방법 |
| JP6324876B2 (ja) * | 2014-07-16 | 2018-05-16 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| JP2020161727A (ja) * | 2019-03-27 | 2020-10-01 | イビデン株式会社 | 配線基板 |
-
2020
- 2020-12-08 WO PCT/JP2020/045635 patent/WO2021153016A1/ja unknown
- 2020-12-08 EP EP20916929.1A patent/EP4099377A4/en active Pending
- 2020-12-08 US US17/795,448 patent/US12048087B2/en active Active
- 2020-12-08 JP JP2021574498A patent/JP7431865B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20230088233A1 (en) | 2023-03-23 |
| EP4099377A1 (en) | 2022-12-07 |
| US12048087B2 (en) | 2024-07-23 |
| EP4099377A4 (en) | 2024-04-03 |
| JPWO2021153016A1 (ja) | 2021-08-05 |
| WO2021153016A1 (ja) | 2021-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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|
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