JP2020161727A - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP2020161727A
JP2020161727A JP2019061832A JP2019061832A JP2020161727A JP 2020161727 A JP2020161727 A JP 2020161727A JP 2019061832 A JP2019061832 A JP 2019061832A JP 2019061832 A JP2019061832 A JP 2019061832A JP 2020161727 A JP2020161727 A JP 2020161727A
Authority
JP
Japan
Prior art keywords
layer
conductor layer
conductor
laminated structure
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019061832A
Other languages
English (en)
Inventor
武信 中村
Takenobu Nakamura
武信 中村
貴博 山崎
Takahiro Yamazaki
貴博 山崎
崇嗣 山内
Takatsugu Yamauchi
崇嗣 山内
年秀 牧野
Toshihide Makino
年秀 牧野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2019061832A priority Critical patent/JP2020161727A/ja
Priority to US16/828,050 priority patent/US10945334B2/en
Publication of JP2020161727A publication Critical patent/JP2020161727A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0338Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections

Abstract

【課題】配線基板の品質の向上。【解決手段】実施形態の配線基板1は、コア層10の各面にそれぞれ形成されている第1及び第2の内側導体層21、22と、最表層にそれぞれ形成されている第1及び第2の外側導体層41、42と、第1内側導体層21と第1外側導体層41との間、及び、第2内側導体層22と第2外側導体層42との間にそれぞれ形成されている第1及び第2の中間導体層31、32と、を備えている。第1及び第2の内側導体層21、22と、第1及び第2の外側導体層41、42との少なくとも一方は、金属箔層を含む第1積層構造を有し、第1及び第2の中間導体層31、32は、第1積層構造に含まれる金属箔層の厚さよりも薄い金属箔層を含む第2積層構造を有し、第2積層構造を有する導体層は、コア層10と反対側の表面の凹凸に関して、第1積層構造を有する導体層よりも小さい。【選択図】図1

Description

本発明は配線基板に関する。
特許文献1には、層間絶縁樹脂層と配線パターンの層とが複数組積層され、隣接する配線パターンの層のパターン同士がビアホールで接続された多層配線板が開示されている。配線パターンの層は、ビアホールと共に無電解めっき及び電解めっきによって形成されている。
特開2014−154631号公報
特許文献1の多層配線板では、配線パターンの層は、外層及び内層のいずれもめっき膜(主には電解めっき膜)によって構成されている。内層の配線パターンでは、層間絶縁樹脂層を介して隣接する表層側の配線パターンの層との間で短絡不良が生じる恐れがある。
本発明の配線基板は、第1面及び前記第1面と反対側の第2面を有するコア層と、前記第1面上に形成されている第1内側導体層と、前記第2面上に形成されている第2内側導体層と、前記第1面側の最表層に形成されている第1外側導体層と、前記第2面側の最表層に形成されている第2外側導体層と、前記第1内側導体層と前記第1外側導体層との間に形成されている第1中間導体層と、前記第2内側導体層と前記第2外側導体層との間に形成されている第2中間導体層と、前記第1内側導体層と前記第1中間導体層との間、前記第2内側導体層と前記第2中間導体層との間、前記第1中間導体層と前記第1外側導体層との間、及び、前記第2中間導体層と前記第2外側導体層との間それぞれに介在する層間絶縁層と、を備えている。そして、前記第1及び第2の内側導体層と前記第1及び第2の外側導体層との少なくとも一方は、所定の厚さを有する金属箔層と、めっき膜層とを少なくとも含む第1積層構造を有し、前記第1中間導体層及び前記第2中間導体層は、前記所定の厚さよりも薄い厚さを有する金属箔層と、めっき膜層とを少なくとも含む第2積層構造を有し、前記第2積層構造を有する導体層における前記コア層と反対側の表面の凹凸は、前記第1積層構造を有する導体層における前記コア層と反対側の表面の凹凸より小さい。
本発明の実施形態によれば、多層基板における層間の短絡不良を少なくすることができ、配線基板の品質の向上に寄与し得ると考えられる。
本発明の一実施形態の配線基板の一例を示す断面図。 図1に示される導体層の第1積層構造の拡大図。 図1に示される導体層の第2積層構造の拡大図。 本発明の一実施形態の配線基板の他の例を示す断面図。 本発明の一実施形態の配線基板のさらに他の例を示す断面図。 本発明の一実施形態の配線基板のさらに他の例を示す断面図。 一実施形態の配線基板の製造工程の一例を示す断面図。 一実施形態の配線基板の製造工程の一例を示す断面図。 一実施形態の配線基板の製造工程の一例を示す断面図。
つぎに、本発明の一実施形態の配線基板が図面を参照しながら説明される。図1には、一実施形態の配線基板の一例である配線基板1の断面図が示されている。図1に示されるように、配線基板1は、第1面10F及び第1面10Fと反対側の第2面10Sを有するコア層10と、コア層10の第1面10F上に形成されている第1内側導体層21と、コア層10の第2面10S上に形成されている第2内側導体層22と、を備えている。コア層10は、絶縁性の材料を用いて形成されており、コア層10と、第1及び第2の内側導体層21、22とによってコア基板10Pが構成されている。コア基板10Pにおける第1面10Fが面する側及び第2面10Sが面する側それぞれには、複数の導体層及び層間絶縁層が形成されている。すなわち、配線基板1は、さらに、コア層10の第1面10F側の最表層に形成されている第1外側導体層41と、コア層10の第2面10S側の最表層に形成されている第2外側導体層42と、第1内側導体層21と第1外側導体層41との間に形成されている第1中間導体層31と、第2内側導体層22と第2外側導体層42との間に形成されている第2中間導体層32と、を備えている。さらに、配線基板1は、第1内側導体層21と第1中間導体層31との間、第2内側導体層22と第2中間導体層32との間、第1中間導体層31と第1外側導体層41との間、及び、第2中間導体層32と第2外側導体層42との間それぞれに介在する層間絶縁層6を備えている。
図1に例示される実施形態の配線基板1は、コア層10の第1面10F側及び第2面10S側それぞれに、さらに、3つの導体層を備えている。すなわち、図1の例の配線基板1は、第1内側導体層21と第1中間導体層31との間に内層導体層50aを備え、第1中間導体層31と第1外側導体層41との間に2つの内層導体層50b、50cを備えている。さらに、配線基板1は、第2内側導体層22と第2中間導体層32との間に内層導体層50dを備え、第2中間導体層32と第2外側導体層42との間に2つの内層導体層50e、50fを備えている。内層導体層50a〜50fそれぞれと、それら各内層導体層それぞれに隣接する導体層との間には層間絶縁層6が設けられている。内層導体層50a〜50c、第1中間導体層31、第1外側導体層41、及び、コア層10の第1面10F側に形成されている層間絶縁層6によって、第1面10F側のビルドアップ層が形成されている。同様に、内層導体層50d〜50f、第2中間導体層32、第2外側導体層42、及び、コア層10の第2面10S側に形成されている層間絶縁層6によって、第2面10S側のビルドアップ層が形成されている。
図1に例示される配線基板1は全部で12層の導体層を備えているが、本実施形態の配線基板の導体層の数は12に限定されない。配線基板1は、コア層10の第1面10F側及び第2面10S側それぞれに、3層以上の任意の数の導体層を備え得る。例えば、配線基板1は、第1内側導体層21と第1中間導体層31との間、及び/又は、第1中間導体層31と第1外側導体層41との間に、内層導体層50a〜50fのような内層導体層を1以上の任意の層数で備え得る。内層導体層50a〜50fは、以下の説明において内層導体層50a〜50fそれぞれの区別が不要の場合は、「内層導体層50」とも表記される。
なお「内層導体層」は、配線基板1に備えられる導体層のうち、第1内側導体層21と第1中間導体層31との間、第1中間導体層31と第1外側導体層41との間、第2内側導体層22と第2中間導体層32との間、及び第2中間導体層32と第2外側導体層42との間のいずれかに形成されている導体層である。
ここで、第1中間導体層31は、第1内側導体層21と第1外側導体層41との間に形成されている導体層であって、後述される第2積層構造を有する導体層である。従って、本実施形態では、第1内側導体層21と第1外側導体層41との間に介在していて第2積層構造を有する任意の1の導体層が第1中間導体層31として特定され得る。そして、その特定された第1中間導体層31の他に、第1内側導体層21と第1外側導体層41との間に形成されている導体層が「内層導体層」と称される。
同様に、第2内側導体層22と第2外側導体層42との間に介在していて第2積層構造を有する任意の1の導体層が第2中間導体層32として特定され得る。そして、その特定された第2中間導体層32の他に、第2内側導体層22と第2外側導体層42との間に形成されている導体層は「内層導体層」と称される。
従って、第1中間導体層31及び第2中間導体層32の「中間」は、第1又は第2の内側導体層21、22と、第1又は第2の外側導体層41、42との間隔における中央を必ずしも意味しない。すなわち、第1中間導体層31は、第1内側導体層21と第1外側導体層41との間に設けられていればよく、配線基板1の厚さ方向において、第1内側導体層21と第1外側導体層41との間の真ん中の位置に必ずしも設けられていなくてもよい。また、第1中間導体層31は、必ずしも、第1内側導体層21と第1外側導体層41との間に例えば複数設けられている導体層のうちの真ん中の層でなくてもよい。第2中間導体層32も同様である。従って、例えば図1に例示される積層構造において、内層導体層50cの位置に第1中間導体層31が設けられていてもよく、内層導体層50dの位置に第2中間導体層32が設けられていてもよい。
なお、配線基板1の説明では、配線基板1の厚さ方向においてコア層10から遠い側は「上側」もしくは「上方」、又は単に「上」とも称され、コア層10に近い側は「下側」もしくは「下方」、又は単に「下」とも称される。さらに、各導体層、各導体層に含まれる導体パターン、及び各層間絶縁層において、コア層10と反対側を向く表面は「上面」とも称され、コア層10側を向く表面は「下面」とも称される。また、配線基板1の厚さ方向は、単に「Z方向」とも称される。
図1の配線基板1は、さらに、コア層10に設けられているスルーホール導体10a、及び、各層間絶縁層6に設けられているビア導体7を備えている。スルーホール導体10aは、コア層10を貫通し、第1内側導体層21と第2内側導体層22とを接続している。ビア導体7は、各ビア導体7を包含する層間絶縁層6それぞれを貫通すると共に、その層間絶縁層6を介して隣接する導体層同士(例えば第1外側導体層41と内層導体層50c)を接続している。
第1外側導体層41及び第2外側導体層42は、電子部品(図示せず)がその上に実装されるべき接続パッド4aを含んでいる。図1の配線基板1は、さらに、第1外側導体層41上に形成されているソルダーレジスト層81、及び、第2外側導体層42上に形成されているソルダーレジスト層82を含んでいる。ソルダーレジスト層81、82は、それぞれ、接続パッド4aを露出させる開口を有している。ソルダーレジスト層81、82は、例えばエポキシ樹脂又はポリイミド樹脂などを用いて形成される。
コア層10及び層間絶縁層6は、任意の絶縁性材料を用いて形成される。絶縁性材料としては、エポキシ樹脂、ビスマレイミドトリアジン樹脂(BT樹脂)又はフェノール樹脂などが例示される。これらの樹脂を用いて形成される各絶縁層は、ガラス繊維又はアラミド繊維などの補強材、及び/又は、シリカなどの無機フィラーを含んでいてもよい。図1の例においてコア層10は、補強材10cを含んでいる。図示されていないが、複数の層間絶縁層6のいずれか又は全部が、補強材を含んでいてもよい。
ビア導体7は、各層間絶縁層6を貫く貫通孔を導電体で埋めることによって形成されている所謂フィルドビアである。ビア導体7は、それぞれの上側の導体層と一体的に形成されている。例えば第1外側導体層41の直ぐ下側に形成されているビア導体7は、第1外側導体層41と共に、且つ、一体的に形成される。ビア導体7は、例えば、銅又はニッケルなどからなる無電解めっき膜及び電解めっき膜によって形成される。スルーホール導体10aも、銅又はニッケルなどからなる無電解めっき膜及び電解めっき膜によって形成されている。スルーホール導体10aは、第1及び第2の内側導体層21、22と共に、且つ、一体的に形成されている。
各ビア導体7は、Z方向においてコア層10に向って縮径するテーパー形状を有している。また、図1の例では、スルーホール導体10aは、コア層10の第1面10F及び第2面10Sそれぞれから、Z方向におけるスルーホール導体10aの中央部に向って縮径しており、断面積が最小となるネック部をZ方向における中央部に有している。なお、便宜上「縮径」と言う用語が用いられているが、ビア導体7及びスルーホール導体10aにおけるZ方向と垂直な断面の形状は、円形又は楕円形に限定されない。
図1の例では、図1の左端部に示されているように、配線基板1はスタックビア導体71を含んでいる。スタックビア導体71は、各層間絶縁層6において平面視で互いに重なる位置にそれぞれ形成されるビア導体7の積層体によって構成されている。二つのスタックビア導体71とスルーホール導体10aとによって、第1外側導体層41及び第2外側導体層42が、略最短経路で互いに電気的に接続されると共に、他の導体層と接続されている。
第1及び第2の内側導体層21、22、第1及び第2の中間導体層31、32、第1及び第2の外側導体層41、42、並びに内層導体層50a〜50fは、例えば、銅、ニッケル、銀、パラジウムなどの任意の金属を単独で又は組み合わせて用いて形成され得る。しかし、これら各導体層は、互いに異なる構造を有し得る。図2A及び図2Bを参照して、各導体層の積層構造(第1及び第2の積層構造)が説明される。
図2Aには、本実施形態において第1及び第2の内側導体層21、22と第1及び第2の外側導体層41、42との少なくとも一方が有する第1積層構造11の一例が示されている。先に参照した図1の例では、第1内側導体層21、第2内側導体層22、第1外側導体層41、及び第2外側導体層42の全てが第1積層構造11を有している。図2Aに示されるように、第1積層構造11は、所定の厚さT1を有する金属箔層11aと、めっき膜層11cとを少なくとも含んでいる。図2Aの第1積層構造11は、さらに、中間金属層11bを、金属箔層11aとめっき膜層11cとの間に含んでいる。第1積層構造11を有する各導体層は、例えば、サブトラクティブ法によってパターニングされる。
金属箔層11aは、例えば、銅又はニッケルなどを主材とする金属箔によって構成される。めっき膜層11cは、例えば電解めっきによって形成されるめっき膜であり、その材料としては、銅又はニッケルなどが例示される。中間金属層11bは、めっき膜層11cが電解めっきによって形成される際に、電極としても機能し得るシード層として用いられる。中間金属層11bの材料としては、銅又はニッケルなどが例示される。中間金属層11bは、例えば無電解めっき又はスパッタリングなどによって形成される。なお、第1積層構造11を有する各導体層では、金属箔層11aが下側(コア層10側)に向けられている。
図2Bには、第1中間導体層31及び第2中間導体層32が有する第2積層構造12の一例が示されている。図2Bに示されるように、第2積層構造12は、前述した第1積層構造11の金属箔層11aが有する所定の厚さT1よりも薄い厚さT2を有する金属箔層12aとめっき膜層12cとを少なくとも含んでいる。図2Bの第2積層構造12は、さらに、中間金属層12bを、金属箔層12aとめっき膜層12cとの間に含んでいる。図2Aの金属箔層11aよりも薄い金属箔層12aを含む第2積層構造12を有する導体層には、第1積層構造11を有する導体層よりもファインピッチで導体パターンが形成され得る。第2積層構造12を有する導体パターンは、例えば、金属箔を用いるセミアディティブ法(所謂、MSAP法:Modified Semi Additive Process)によって形成され得る。
金属箔層12aは、第1積層構造11の金属箔層11aと同様に、銅又はニッケルなどを主材とする金属箔によって構成される。中間金属層12bは、第1積層構造11の中間金属層11bと同様に、例えば銅又はニッケルなどを用いて無電解めっき又はスパッタリングによって形成され、めっき膜層12cの形成におけるシード層として機能し得る。そして、めっき膜層12cは、例えば銅又はニッケルなどを用いて、好ましくは電解めっきによって形成される。第2積層構造12を有する各導体層では、金属箔層12aが下側(コア層10側)に向けられている。
図2A及び図2Bを併せて参照すると、第2積層構造12のめっき膜層12c側の表面121は、第1積層構造11のめっき膜層11c側の表面111よりも滑らかであり、その凹凸は、表面111の凹凸よりも小さい、及び/又は、細かい。従って、第2積層構造12を有する導体層(第1及び第2の中間導体層31、32)におけるコア層10と反対側の表面の平滑性は、第1積層構造11を有する導体層(第1及び第2の内側導体層21、22及び/又は第1及び第2の外側導体層41、42)におけるコア層10と反対側の表面の平滑性よりも高い。
図1に示される第1中間導体層31及び第2中間導体層32は、表面121の凹凸に関してこのような特徴を有する第2積層構造12を有する。本実施形態において、第1中間導体層31及び第2中間導体層32それぞれは、層間絶縁層6の間に形成される導体層である。第1中間導体層31及び第2中間導体層32が第2積層構造12を有しているので、各中間導体層31、32と、その上方に隣接する任意の導体層との短絡不良が生じ難いと推察される。配線基板の品質向上に寄与し得ると考えられる。
一方、第1積層構造11を有する第1及び第2の外側導体層41、42は、前述したように、それぞれ接続パッド4aを有しており、接続パッド4aには図示されない電子部品が実装される。この電子部品は、接続パッド4aにおけるコア層10と反対側の表面、すなわち、図2Aに示される第1積層構造11の表面111に実装される。先に参照した図1の例では第1及び第2の外側導体層41、42が第1積層構造11を有していて、その表面111の粗さが比較的粗いので、電子部品の実装に用いられるハンダなどの接合材と接続パッド4aとの実質的な接合面積は比較的大きい。従って、電子部品が強固に接続パッド4aに接続されると考えられる。
さらに、図2A及び図2Bを併せて参照すると、第1積層構造11の金属箔層11a側の表面112の凹凸は、第2積層構造12の金属箔層12a側の表面122の凹凸よりも大きく、表面112の面粗度は、表面122の面粗度よりも高い。従って、第1及び第2の内側導体層21、22、及び/又は、第1及び第2の外側導体層41、42におけるコア層10(図1参照)側の表面の凹凸は、第1及び第2の中間導体層31、32におけるコア層10側の表面の凹凸よりも大きい。
第1及び第2の外側導体層41、42と層間絶縁層6との界面には、前述した電子部品の実装に伴って、界面剥離を引き起こし得るストレスが生じ得る。図1の例のように第1及び第2の外側導体層41、42が第1積層構造11を有する場合、第1及び第2の外側導体層41、42におけるコア層10側の表面の凹凸が比較的大きいので、第1及び第2の外側導体層41、42と層間絶縁層6とが、所謂アンカー効果によって強固に密着し得る。従って界面剥離が生じ難いと考えられる。
さらに、第1積層構造11における金属箔層11aの厚さT1は、金属箔層12aの厚さT2よりも厚い。そのため、図1の例では、接続パッド4aに供給されるハンダの接続パッド4a内への拡散が、第1又は第2の外側導体層41、42と層間絶縁層6との界面まで、比較的達し難いと考えられる。従って、この界面の密着強度の低下が生じ難いと推察される。
第1積層構造11の表面111における凹凸の最大の高低差としては、1.5μm以上、5.0μm以下が例示される。一方、第2積層構造12の表面121における凹凸の最大の高低差としては、0.3μm以上、1.0μm以下が例示される。
第1積層構造11の金属箔層11aの厚さT1としては、3μm以上、15μm以下程度の厚さが例示されるが、厚さT1は、この例示に限定されない。第2積層構造12の金属箔層12aの厚さT2としては、0.5μm以上、3μm以下程度の厚さが例示されるが、厚さT2は、この例示に限定されない。
第1及び第2の内側導体層21、22、第1及び第2の中間導体層31、32、並びに第1及び第2の外側導体層41、42それぞれの厚さとしては、これに限定される訳ではないが、10μm以上、40μm以下程度が例示される。第1積層構造11に含まれる金属箔層11aの厚さT1は、第2積層構造12に含まれる金属箔層12aの厚さT2よりも厚い。従って、各導体層に所望される厚さの確保という観点では、第1積層構造11に含まれるめっき膜層11cの厚さは、第2積層構造12に含まれるめっき膜層12cの厚さよりも薄くてもよい。
実施形態の配線基板では、内層導体層50のそれぞれは、図2Aに例示される第1積層構造11及び図2Bに例示される第2積層構造12のいずれを有していてもよい。図1の例では、内層導体層50a、50b、50d、50eは第2積層構造12を有し、内層導体層50c及び内層導体層50fは第1積層構造11を有している。
また、実施形態の配線基板では、図1の例の配線基板1と異なり、全ての内層導体層が互いに同じ構造を有していてもよい。すなわち、第1内側導体層21と第1外側導体層41との間に形成されている、第1中間導体層31を除く全ての導体層、及び、第2内側導体層22と第2外側導体層42との間に形成されている、第2中間導体層32を除く全ての導体層が、互いに同じ構造を有していてもよい。図3及び図4には、そのような内層導体層50a〜50fを含む、一実施形態の配線基板の他の例(配線基板1a、1b)が示されている。
図3に示される配線基板1aでは、図1の配線基板1において第2積層構造を有している内層導体層50a、50b、50d、50eを含む全ての内層導体層50a〜50fが、第1及び第2の外側導体層41、42と同じ第1積層構造を有している。
図4に示される配線基板1bでは、図1の配線基板1において第1積層構造を有している内層導体層50c、50fを含む全ての内層導体層50a〜50fが、第1及び第2の中間導体層31、32と同じ第2積層構造を有している。従って、図4の配線基板1bでは、第1内側導体層21と第1外側導体層41との間、及び、第2内側導体層22と第2外側導体層42との間に形成されている全ての導体層は第2積層構造を有している。図3及び図4にそれぞれ示される配線基板1a、1bにおける内層導体層50a〜50f以外の構成は、図1の配線基板1と同様であるため、図1の配線基板1と同様の構成要素には、図1と同じ符号が付され、再度の説明は省略される。
なお、本実施形態の配線基板に含まれる内層導体層は、第1及び第2の積層構造のいずれでもない構造を有していてもよい。例えば、図1の内層導体層50a〜50fのそれぞれは、図示されていないが、金属箔層を含まずに、単層又は複数層のめっき膜及び/又はスパッタリング膜からなる積層構造(第3積層構造)を有していてもよい。図示されない第3積層構造は、例えば、図2Bの例の中間金属層12bと同様の材料及び製法を用いて形成され得る下地層、並びに、図2Bの例のめっき膜層12cと同様の材料及び製法を用いて形成され得るめっき膜層を含み得る。金属箔層を含まない第3積層構造を有する導体層には、第1又は第2の積層構造を有する導体層よりもファインピッチで導体パターンを形成することができる。
図5には、本実施形態の配線基板のさらに他の例である配線基板1cの断面図が示されている。配線基板1cは、図1に示されるスルーホール導体10aの代わりに、一方向だけに向って縮径しながらコア層10を貫通するビア導体10bを備えている。すなわち、ビア導体10bは、図1に例示されるスルーホール導体10aが有するネック部を有さない。図5の例のビア導体10bは、コア層10の第1面10F側から第2面10S側に向って縮径している。また、図5の例のビア導体10bは、第1内側導体層21とだけ一体的に形成されている。すなわち、ビア導体10bは、ビア導体7と同様の有底のビア導体である。実施形態の配線基板は、図5の配線基板1cのように、コア基板10に有底のビア導体10bを含んでいてもよい。図5の配線基板1cは、一方向だけに向って縮径するビア導体10bがコア層10に形成されていることを除いて、図1の例の配線基板1と同様の構成要素を備えている。同様の構成要素に関する説明は省略される。
図1に示される配線基板1の製造方法の一例が、図6A〜図6Cを参照して説明される。
図6Aに示されるように、コア基板10Pが形成される。例えば、エポキシ樹脂などの絶縁性樹脂及び補強材10cによって構成されるコア層10、並びにコア層10の両面に設けられた金属箔を有する積層板(例えば両面銅張積層板)が用意される。そして、例えばサブトラクティブ法によって、第1内側導体層21、第2内側導体層22、及び、スルーホール導体10aが形成されると共に、第1及び第2の内側導体層21、22が、所望の導体パターンを有するようにパターニングされる。なお、第1内側導体層21と第2内側導体層22とを接続するための孔10dがコア層10に設けられる際に、コア層10の両面から例えばレーザー光が照射されると、図1及び図6Aに示される形状のスルーホール導体10aが形成され得る。また、コア層10の一方の面、例えば第1面10F側だけからレーザー光を照射することによって有底の穴が形成されると、図5に例示されるビア導体10bが形成される。
図1の例の配線基板1の製造において、第1及び第2の内側導体層21、22は、第1積層構造11を有するように形成される。すなわち、コア層10の両面に設けられている金属箔それぞれが金属箔層11aを構成し、スルーホール導体10aの形成のために無電解めっきなどによって形成されるシード層が中間金属層11bを構成する。そして、シード層上に形成される電解めっき膜がめっき膜層11cを構成する。
サブトラクティブ法で第1及び第2の内側導体層21、22が形成される場合、めっき膜層11cの表面は、第1及び第2の内側導体層21、22のパターニング時にはエッチングマスクに覆われる。すなわち、めっき膜層11cの表面はエッチンング液に晒されない。そのため、図1の配線基板1において第1積層構造11を有する第1及び第2の内側導体層21、22におけるコア層10と反対側の表面(めっき膜層11c側の表面111)には、電解めっきによる成膜時の凹凸が残存する。
図6Bに示されるように、コア層10の両面上に、層間絶縁層6と各導体層とが交互に形成されると共に、各層間絶縁層6にビア導体7が形成される。図6Bは、第1及び第2の中間導体層31、32の形成までが終了した状態の一例を示している。
第1及び第2の中間導体層31、32は、第2積層構造を有するように形成される。図1の例の配線基板1の製造では、内層導体層50a、50dも、第2積層構造を有するように形成される。第2積層構造を有する各導体層の形成方法としては、金属箔を用いるセミアディティブ法が例示される。すなわち、既に形成されている導体層の上に、例えばシート状のプリプレグ、及び第2積層構造の金属箔層となるべき金属箔が順に積層されて熱圧着され、層間絶縁層6が形成される。この金属箔には、図1の配線基板1において第1積層構造を有する第1及び第2の内側導体層21、22の形成に用いられる金属箔よりも薄い金属箔が用いられる。
炭酸ガスレーザー光の照射などによって、ビア導体7を形成するための孔7bが、金属箔及び層間絶縁層6を貫通するように形成される。この孔7bの内壁及び金属箔上に、電解めっき又はスパッタリングなどによって、第2積層構造の中間金属層となるシード層が形成される。そしてシード層上に、適切な位置に開口を有するめっきレジスト(図示せず)が設けられ、シード層を電極として用いる電解めっきによってめっきレジストの開口内及び孔7b内に、第2積層構造を有する導体層それぞれの導体パターン、及びビア導体7が形成される。電解めっきによって形成されるめっき膜が、第2積層構造のめっき膜層12cを構成する。図示されないめっきレジストが除去され、さらに、金属箔及びシード層の不要部分がエッチングなどで除去される。
第2積層構造のめっき膜層12cの表面も、電解めっきによる成膜時には、ある程度の大きさの凹凸を有し得る。しかし、めっき膜層12cの表面をエッチングすべく、シード層などの不要部分の除去の際のエッチングは、めっき膜層12cの表面を被覆せずに、めっき膜層12cをエッチンング液に晒すように行われる。すなわち、めっき膜層12cの表面の凹凸を小さくすると共に平滑度を高めるべく、めっき膜層12cの表面にエッチングが施される。めっき膜層12cの表面をエッチングすることによって、第2積層構造を有する第1及び第2の中間導体層31、32におけるコア層10と反対側の表面(めっき膜層12c側の表面121)において、第1積層構造を有する導体層(図1の例の第1及び第2の内側導体層21、22など)におけるコア層10と反対側の表面の凹凸よりも小さい凹凸を得ることができる。
図6Cに示されるように、さらに、コア層10の第1面10F側に、内層導体層50b、50c及び第1外側導体層41並びに層間絶縁層6が形成され、第2面10S側に、内層導体層50e、50f及び第2外側導体層42並びに層間絶縁層6が形成される。層間絶縁層6は、図6Bを参照して前述したように、例えばシート状のプリプレグなどを熱圧着することによって形成される。内層導体層50b、50eは、前述した第1及び第2の中間導体層31、32と同様の方法で形成され得る。内層導体層50c、50fの形成方法は特に限定されないが、図6Cの例では、金属箔を用いるサブトラクティブ法で形成されている。
図1の例の配線基板1の製造において、第1及び第2の外側導体層41、42は、第1積層構造11を有するように形成される。その形成方法としては、金属箔を用いるサブトラクティブ法が例示される。すなわち、既に形成されている内層導体層50c、50fそれぞれの上に、層間絶縁層6となる樹脂シート(プリプレグ)などと共に、第1積層構造11の金属箔層11aとなるべき金属箔が積層される。この金属箔には、第2積層構造を有する第1及び第2の中間導体層31、32の形成に用いられる金属箔よりも厚い金属箔が用いられる。また、金属箔層11aとなるべき金属箔には、好ましくは、コア層10側に向けられる面の凹凸が、第1及び第2の中間導体層31、32の形成に用いられる金属箔におけるコア層10側に向けられる面の凹凸よりも大きい金属箔が用いられる。
金属箔層11a及び金属箔層11aの下の層間絶縁層6には、ビア導体7を形成するための孔7bが、例えば炭酸ガスレーザー光の照射によって形成される。続いて、孔7b内及び金属箔層11aの表面全面に、第1積層構造11の中間金属層11bとなるシード層が無電解めっきなどによって形成される。さらに、シード層を電極として用いる電解めっきによって、第1積層構造11のめっき膜層11cとなるめっき膜がシード層上の全面に形成される。その結果、第1積層構造11を有する第1及び第2の外側導体層41、42が形成されると共に、孔7b内にビア導体7が形成される。その後、サブトラクティブ法によって第1及び第2の外側導体層41、42がパターニングされる。
第1及び第2の外側導体層41、42の形成においても、第1積層構造11のめっき膜層11cは、サブトラクティブ法によるパターニングの際にエッチング液に晒されない。そのため、図1の配線基板1において第1積層構造11を有する第1及び第2の外側導体層41、42におけるコア層10と反対側の表面には、電解めっきによる成膜時の凹凸が残存する。従って、第1及び第2の外側導体層よりも第1及び第2の中間導体層31、32の方が、コア層10と反対側の表面において小さい凹凸を有し得る。
その後、第1外側導体層41上にソルダーレジスト層81が形成され、第2外側導体層42上にソルダーレジスト層82が形成される。ソルダーレジスト層81、82は、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを含む樹脂層の形成と、適切なパターンを有するマスクを用いた露光、及び現像とによって形成される。以上の工程を経ることによって、図1の例の配線基板1が完成する。なお、ソルダーレジスト層81、82の開口に露出する接続パッド4aには、必要に応じて、無電解めっき、半田レベラ、又はスプレーコーティングなどによって、Au、Ni/Au、Ni/Pd/Au、ハンダ、又は耐熱性プリフラックスなどからなる表面保護膜(図示せず)が形成されてもよい。
なお、第1積層構造11を有する導体層は、金属箔層とめっき膜層とを含んでさえいればよく、その形成方法は、サブトラクティブ法に限定されない。また、第2積層構造12を有する導体層は、第1積層構造11に含まれる金属箔層よりも薄い金属箔層と、めっき膜層とを含んでさえいればよく、その形成方法は、セミアディティブ法に限定されない。
実施形態の配線基板は、各図面に例示される構造、並びに、本明細書において例示された構造、形状、及び材料を備えるものに限定されない。例えば、スルーホール導体10a及び、スタックビア導体71は必ずしも設けられていなくてもよい。また、ビア導体7は、コア層10側に向って縮径する形状を有していなくてもよい。また、ソルダーレジスト層81、82は必ずしも設けられなくてもよい。
1、1a〜1c 配線基板
10 コア層
10F 第1面
10S 第2面
10a スルーホール導体
11 第1積層構造
11a 金属箔層
11c めっき膜層
12 第2積層構造
12a 金属箔層
12c めっき膜層
21 第1内側導体層
22 第2内側導体層
31 第1中間導体層
32 第2中間導体層
41 第1外側導体層
42 第2外側導体層
50a〜50f 内層導体層
6 層間絶縁層
7 ビア導体
T1 第1積層構造の金属箔層の厚さ
T2 第2積層構造の金属箔層の厚さ

Claims (7)

  1. 第1面及び前記第1面と反対側の第2面を有するコア層と、
    前記第1面上に形成されている第1内側導体層と、
    前記第2面上に形成されている第2内側導体層と、
    前記第1面側の最表層に形成されている第1外側導体層と、
    前記第2面側の最表層に形成されている第2外側導体層と、
    前記第1内側導体層と前記第1外側導体層との間に形成されている第1中間導体層と、
    前記第2内側導体層と前記第2外側導体層との間に形成されている第2中間導体層と、
    前記第1内側導体層と前記第1中間導体層との間、前記第2内側導体層と前記第2中間導体層との間、前記第1中間導体層と前記第1外側導体層との間、及び、前記第2中間導体層と前記第2外側導体層との間それぞれに介在する層間絶縁層と、
    を備える配線基板であって、
    前記第1及び第2の内側導体層と前記第1及び第2の外側導体層との少なくとも一方は、所定の厚さを有する金属箔層と、めっき膜層とを少なくとも含む第1積層構造を有し、
    前記第1中間導体層及び前記第2中間導体層は、前記所定の厚さよりも薄い厚さを有する金属箔層と、めっき膜層とを少なくとも含む第2積層構造を有し、
    前記第2積層構造を有する導体層における前記コア層と反対側の表面の凹凸は、前記第1積層構造を有する導体層における前記コア層と反対側の表面の凹凸より小さい。
  2. 請求項1記載の配線基板であって、前記第1積層構造を有する導体層における前記コア層側の表面の凹凸は、前記第2積層構造を有する導体層における前記コア層側の表面の凹凸よりも大きい。
  3. 請求項1記載の配線基板であって、前記第1積層構造に含まれる前記めっき膜層の厚さは、前記第2積層構造に含まれる前記めっき膜層の厚さよりも薄い。
  4. 請求項1記載の配線基板であって、前記第1内側導体層、前記第2内側導体層、前記第1外側導体層、及び前記第2外側導体層は、前記第1積層構造を有している。
  5. 請求項1記載の配線基板であって、前記第1内側導体層と前記第1中間導体層との間、及び、前記第1中間導体層と前記第1外側導体層との間のいずれか又は両方に形成されている導体層である1以上の内層導体層をさらに含んでおり、
    全ての前記1以上の内層導体層は、前記第1積層構造及び前記第2積層構造のいずれかを有している。
  6. 請求項5記載の配線基板であって、全ての前記1以上の内層導体層は前記第1積層構造を有している。
  7. 請求項5記載の配線基板であって、全ての前記1以上の内層導体層は前記第2積層構造を有している。
JP2019061832A 2019-03-27 2019-03-27 配線基板 Pending JP2020161727A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019061832A JP2020161727A (ja) 2019-03-27 2019-03-27 配線基板
US16/828,050 US10945334B2 (en) 2019-03-27 2020-03-24 Wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019061832A JP2020161727A (ja) 2019-03-27 2019-03-27 配線基板

Publications (1)

Publication Number Publication Date
JP2020161727A true JP2020161727A (ja) 2020-10-01

Family

ID=72603885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019061832A Pending JP2020161727A (ja) 2019-03-27 2019-03-27 配線基板

Country Status (2)

Country Link
US (1) US10945334B2 (ja)
JP (1) JP2020161727A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022065500A1 (ja) 2020-09-28 2022-03-31 国立大学法人九州大学 振動解析方法、プログラム、記憶媒体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230088233A1 (en) * 2020-01-30 2023-03-23 Kyocera Corporation Wiring board
CN112867243A (zh) * 2021-01-06 2021-05-28 英韧科技(上海)有限公司 多层电路板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376049B1 (en) * 1997-10-14 2002-04-23 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
US6596384B1 (en) * 2002-04-09 2003-07-22 International Business Machines Corporation Selectively roughening conductors for high frequency printed wiring boards
JP5725962B2 (ja) * 2010-04-27 2015-05-27 京セラ株式会社 配線基板の製造方法及びその実装構造体の製造方法
JP2014154631A (ja) 2013-02-06 2014-08-25 Toppan Printing Co Ltd 多層配線板およびその製造方法
KR101494090B1 (ko) * 2013-07-16 2015-02-16 삼성전기주식회사 동박적층판, 인쇄회로기판 및 그 제조 방법
JP6324876B2 (ja) * 2014-07-16 2018-05-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2016092292A (ja) * 2014-11-07 2016-05-23 イビデン株式会社 配線板およびその製造方法
WO2016100405A1 (en) * 2014-12-16 2016-06-23 Amphenol Corporation High-speed interconnects for printed circuit boards

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022065500A1 (ja) 2020-09-28 2022-03-31 国立大学法人九州大学 振動解析方法、プログラム、記憶媒体

Also Published As

Publication number Publication date
US10945334B2 (en) 2021-03-09
US20200315012A1 (en) 2020-10-01

Similar Documents

Publication Publication Date Title
US20110209911A1 (en) Wiring board and method for manufacturing the same
KR102445271B1 (ko) 인쇄회로기판
US10945334B2 (en) Wiring substrate
US20140116759A1 (en) Printed wiring board and method for manufacturing printed wiring board
KR101387564B1 (ko) 다층 프린트 배선판의 제조방법 및 그 배선판
US11406016B2 (en) Wiring substrate
US11160164B2 (en) Wiring substrate
TWI459879B (zh) Method for manufacturing multilayer flexible printed wiring board
US11116080B2 (en) Wiring substrate
JP2019047063A (ja) プリント配線板およびその製造方法
US10986729B2 (en) Wiring substrate
US11277910B2 (en) Wiring substrate
JP2019121766A (ja) プリント配線板およびその製造方法
JP2015012286A (ja) 印刷回路基板及びその製造方法
JP4279090B2 (ja) 部品内蔵配線板の製造方法、部品内蔵配線板
JP2021141288A (ja) 配線基板及び部品内蔵配線基板
JP2020161730A (ja) 配線基板
JP2008211152A (ja) プリント配線板及び電子部品実装基板
JP2022133778A (ja) 部品内蔵配線基板
JP2022115401A (ja) 配線基板及び配線基板の製造方法
JP2022119655A (ja) 配線基板
JP2020188072A (ja) 配線基板および配線基板の製造方法
JP2022148980A (ja) 多層配線基板及び多層配線基板の製造方法
JP2023108478A (ja) 配線基板
JP2021170630A (ja) 配線基板及び部品内蔵配線基板