JP2023056335A - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP2023056335A
JP2023056335A JP2021165625A JP2021165625A JP2023056335A JP 2023056335 A JP2023056335 A JP 2023056335A JP 2021165625 A JP2021165625 A JP 2021165625A JP 2021165625 A JP2021165625 A JP 2021165625A JP 2023056335 A JP2023056335 A JP 2023056335A
Authority
JP
Japan
Prior art keywords
conductor
layer
wiring board
pad
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021165625A
Other languages
English (en)
Inventor
繁人 伊豫田
Shigeto Iyoda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2021165625A priority Critical patent/JP2023056335A/ja
Priority to US17/936,000 priority patent/US11903128B2/en
Priority to CN202211210744.7A priority patent/CN116153899A/zh
Publication of JP2023056335A publication Critical patent/JP2023056335A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09381Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09409Multiple rows of pads, lands, terminals or dummy patterns; Multiple rows of mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09481Via in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09609Via grid, i.e. two-dimensional array of vias or holes in a single plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099Coating over pads, e.g. solder resist partly over pads

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】配線基板の品質向上。【解決手段】実施形態の配線基板は、第1絶縁層2と、第1絶縁層2上に形成されている第1導体層と、第1絶縁層2上及び第1導体層2上に形成されているソルダーレジスト層4と、を含んでいて、第1面及び第1面の反対面である第2面を有している。第1導体層は略矩形の平面形状を有する導体パッド3aを含み、ソルダーレジスト層4は、導体パッド3aにおける第1絶縁層2と反対側の表面である主面3a1の面積の50%以上を露出させる開口4aを有し、導体パッド3aの周縁3bにおける2組の対向する2辺のうちの長辺側の組において、導体パッドの側面3a2及び主面3a1が開口4a内に露出しており、2組の対向する2辺のうちの短辺側の組及び周縁3bのうちの角部3b3において、導体パッド3aの側面3a2及び主面3a1がソルダーレジスト層4に覆われている。【選択図】図4

Description

本発明は配線基板に関する。
特許文献1には、絶縁層上に形成されていて半導体素子に接合されるパッド部を有する多層配線基板が開示されている。絶縁層上にはソルダーレジストが設けられており、パッド部は、ソルダーレジストの開口中にソルダーレジストから離れた状態となるように配置されている。
特開2004-22713号公報
特許文献1に開示のパッド部のように絶縁層上に形成された導体パッド及びその下層の絶縁層には、導体パッドと絶縁層との熱膨張率の相違や、導体パッドに接続される外部の部品から加わる外力などによって応力が生じることがある。そのため、導体パッド及びその近傍の絶縁層では、この応力によるクラックや、絶縁層と導体パッドとの間の界面剥離などの不具合が生じ易いと考えられる。
本発明の配線基板は、第1絶縁層と、前記第1絶縁層上に形成されている第1導体層と、前記第1絶縁層上及び前記第1導体層上に形成されているソルダーレジスト層と、を含んでいて、第1面及び前記第1面の反対面である第2面を有している。そして、前記第1導体層は略矩形の平面形状を有する導体パッドを含み、前記ソルダーレジスト層は、前記導体パッドにおける前記第1絶縁層と反対側の表面である主面の面積の50%以上を露出させる開口を有し、前記導体パッドの周縁における2組の対向する2辺のうちの長辺側の組において、前記導体パッドの側面及び前記主面が前記開口内に露出しており、前記2組の対向する2辺のうちの短辺側の組及び前記周縁のうちの角部において、前記導体パッドの前記側面及び前記主面が前記ソルダーレジスト層に覆われている。
本発明の実施形態によれば、配線基板に設けられる導体パッドにおいて必要な大きさの露出部分を確保しながら、その周辺部の絶縁層におけるクラックなどの不具合の発生が生じ難いと考えられる、高い品質の配線基板を提供することができる。
本発明の一実施形態の配線基板の一例を示す断面図。 本発明の一実施形態の配線基板の一例を示す平面図。 図2の配線基板のIII-III線での断面図。 図2のIV部の拡大図。 図1のVA部の拡大図。 図3のVB部の拡大図。 本発明の一実施形態の配線基板の製造工程中の状態の一例を示す断面図。
本発明の実施形態の配線基板が図面を参照しながら説明される。図1には、一実施形態の配線基板の一例である配線基板1の断面図が示されており、図2には、図1における下面側からの配線基板1の平面図が示されている。図2のI-I線での断面図が図1である。また図3には、図2のIII-III線での断面図が示されている。なお図3では、配線基板1の図1における下面付近の領域だけが示されており、その他の領域は省略されている。
図1に示されるように、配線基板1は、絶縁層20と、絶縁層20の両面それぞれに交互に積層された導体層及び絶縁層とを含んでいる。絶縁層20の上面20a上には、3つの導体層31のそれぞれと2つの絶縁層21のそれぞれとが交互に積層され、その上に、さらに絶縁層23が積層され、絶縁層23上に導体層33が形成されている。同様に、絶縁層20の上面20aの反対面である下面20b上には、3つの導体層32のそれぞれと2つの絶縁層22のそれぞれとが交互に積層され、その上に、さらに絶縁層(第1絶縁層)2が積層され、絶縁層2上に導体層(第1導体層)3が形成されている。絶縁層23及び導体層33上には、ソルダーレジスト層(第2ソルダーレジスト層)40が形成されている。絶縁層2及び導体層3上にはソルダーレジスト層4が形成されている。このように、実施形態の配線基板1は、絶縁層2と、絶縁層2上に形成されている導体層3と、絶縁層2上及び導体層3上に形成されているソルダーレジスト層4と、を少なくとも含んでおり、図1の例ではさらに絶縁層23及び導体層33を含んでいる。
配線基板1は、配線基板1の厚さ方向と直交する方向に広がる2つの表面として第1面11、及び第1面11の反対面である第2面12を有している。配線基板1の厚さ方向は、以下では単に「Z方向」とも称される。配線基板1において、絶縁層23、導体層33、及びソルダーレジスト層40は配線基板1の第1面11側に形成されており、配線基板1の第1面11側の表層部を形成している。第1面11は、絶縁層23、導体層33、及びソルダーレジスト層40それぞれにおけるZ方向に直交する露出面によって構成されている。また、絶縁層2、導体層3、及びソルダーレジスト層4は、配線基板1の第2面12側に形成されており、配線基板1の第2面12側の表層部を形成している。第2面12は、絶縁層2、導体層3、及びソルダーレジスト層4それぞれにおけるZ方向に直交する露出面によって構成されている。
絶縁層20には、導体層31と導体層32とを接続するスルーホール導体20cが形成されている。絶縁層20、上面20a上の導体層31、及び下面20b上の導体層32は、配線基板1のコア基板を構成している。絶縁層2及び絶縁層21~23それぞれには、絶縁層2及び絶縁層21~23それぞれを挟む導体層同士を接続するビア導体2vが形成されている。
絶縁層2及び絶縁層20~23は、それぞれ、例えばエポキシ樹脂、ビスマレイミドトリアジン樹脂(BT樹脂)又はフェノール樹脂などの絶縁性樹脂を用いて形成される。各絶縁層は、ガラス繊維、アラミド繊維、又は、アラミド不織布などの補強材(芯材)及び/又はシリカなどの無機フィラーを含んでいてもよい。
導体層3及び導体層31~33、ビア導体2v、及びスルーホール導体20cは、銅又はニッケルなどの任意の金属を用いて形成され、例えば、銅箔などの金属箔、及び/又は、めっき若しくはスパッタリングなどで形成される金属膜によって構成される。従って、導体層3及び導体層31~33、ビア導体2v、及びスルーホール導体20cは、図1では単層構造で示されているが、2つ以上の金属層を有する多層構造を有し得る。例えば、絶縁層20の上面20a及び下面20bそれぞれに形成されている導体層31及び導体層32は、金属箔、無電解めっき膜、及び電解めっき膜を含む3層構造を有し得る。また、導体層3、導体層33、絶縁層21又は絶縁層22上に形成されている導体層31及び導体層32、ビア導体2v、並びにスルーホール導体20cは、例えば無電解めっき膜及び電解めっき膜を含む2層構造を有し得る。
各導体層は、所定の導体パッド及び/又は配線パターンを有するようにパターニングされている。図1の例の配線基板1では、導体層33は複数の部品実装パッド33aを有するようにパターニングされている。すなわち配線基板1は第1面11に形成されている複数の部品実装パッド33aを含んでいる。複数の部品実装パッド33aは絶縁層23上に形成されている。各部品実装パッド33aは、配線基板1の使用時に配線基板1に実装される部品E1がその表面に載置される導体パッドである。すなわち第1面11は配線基板1の部品実装面である。部品実装パッド33aには、例えばはんだなどの接合材(図示せず)を介して部品E1の電極E2が電気的及び機械的に接続される。
部品E1としては、例えば、半導体集積回路装置やトランジスタなどの能動部品、及び、電気抵抗などの受動部品のような電子部品が例示される。部品E1は、半導体基板上に形成された微細配線を含む配線材であってもよい。しかし、部品E1はこれらに限定されない。
本実施形態では、導体層3は複数の導体パッド3aを含んでおり、そのため、配線基板1は第2面12に複数の導体パッド3aを備えている。導体パッド3aは、図2に示されるように略矩形の平面形状を有している。「平面形状」は、導体パッド3aのような対象物の平面視における形状であり、「平面視」は、対象物をZ方向と平行な視線で見ることを意味している。
上記及び下記の説明において略矩形の平面形状における「矩形」とは、互いに平行な2つの辺(線分)と、その2つの辺に直交する互いに平行な2つの辺(線分)とによって囲まれる形状を意味している。この「矩形」において、互いに隣接すると共に直交する二辺は、その交点において必ずしも直角の交角をなすように接していなくてもよく、その交点付近の部分(角部)が、C面取り又はR面取りなどで面取りされた形状を有していてもよい。その場合、略矩形の各一辺の直線部分は、好ましくは、その一辺と直交する他の二辺間の距離の1/3以上の長さを有している。図2の例の導体パッド3aでは、4つの角部はいずれもR面取りされている。
図1の例の配線基板1において、第2面12は、第1面11と同様に、半導体集積回路装置のような電子部品が実装される部品実装面であってもよい。また第2面12は、外部の配線基板、例えば任意の電気機器のマザーボードなどの外部要素S1に配線基板1自体が実装される場合に、外部要素S1に接続される接続面であってもよい。すなわち、配線基板1は、例えば第1面11に実装される半導体集積回路などの部品E1のパッケージの一部を構成してもよい。その場合、配線基板1は、図1に示されるように第2面12を外部要素S1に向けて外部要素S1に部品E1と共に実装されてもよい。
第2面12が外部要素S1との接続面である場合、第2面12は、外部要素S1との接続部を備え得る。図1の例の配線基板1は、導体パッド3aにおいて外部要素S1と接続される。従って図1の例の導体パッド3aは、配線基板1において外部要素S1に接続される接続パッドであり、図1の配線基板1における外部要素S1との接続パッドは導体パッド3aからなる。
図1の例では、導体パッド3aは、導体層3に含まれる、導体パッド3a以外の他の導体パッド及び/又は配線パターンと直接接続されていない。すなわち、図1の例の導体パッド3aは、所謂独立パッドである。また、図1の例では、導体パッド3aは、絶縁層2を挟む導体層(導体層3及び導体層(第2導体層)32)同士を接続するビア導体2vに接続されている。従って図1の例の導体パッド3aは、所謂ビアパッドである。
導体パッド3aは、例えば、はんだなどの接合材によって外部要素S1の電極S11に電気的及び機械的に接続され得る。外部要素S1は、前述したように、任意の電気機器を構成するマザーボードであってもよく、配線基板1よりも大きなパッケージサイズを有する任意の電子部品であってもよい。導体パッド3aは、これらに限定されない任意の基板、電気部品、又は機構部品などと接続され得る。
図1の例では、導体パッド3aは、第1面11側に設けられている導体層33の複数の部品実装パッド33aのいずれよりも大きい。部品E1よりも大きな外部要素S1と配線基板1とが、大きな面積で強固に接続されると考えられる。
ソルダーレジスト層4、40は、例えばエポキシ樹脂又はポリイミド樹脂などを用いて形成されている。ソルダーレジスト層40は、部品実装パッド33aを露出させる開口40aを有している。図1の例では、ソルダーレジスト層40は、各部品実装パッド33aの周縁部を覆っており、開口40aには、各部品実装パッド33aの周縁部以外の部分が露出している。
一方、ソルダーレジスト層4は、図1~図3に示されるように、導体パッド3aを露出させる開口4aを有している。開口4aは、導体パッド3aにおける絶縁層2と反対側の表面である主面3a1の面積の50%以上を露出させている。開口4aは、導体パッド3aの主面3a1の過半を露出させていてもよい。導体パッド3aは、その周縁部の一部を除いて、開口4a内に露出している。従って、配線基板1と外部要素S1とが大きな面積で強固に接続され得る。
本実施形態において導体パッド3aの周縁3bは、図1~図3に示されるように一部においてソルダーレジスト層4に覆われずに開口4a内に露出し、図1~図3に示されるように部分的にソルダーレジスト層4に覆われている。
図4、図5A及び図5Bをさらに参照して、導体パッド3a及びソルダーレジスト層4の開口4aが説明される。図4には、図2のIV部の拡大図が示され、図5Aには、図1のVA部の拡大図が示され、図5Bには、図3のVB部の拡大図が示されている。なお、図5A及び図5Bでは、図3と同様に、配線基板1の第2面12付近の領域だけが示されており、その他の領域は省略されている。
上述のように、導体パッド3aは、2組の対向する2辺を含む略矩形の平面形状を有している。例えば、導体パッド3aの略矩形の導体パッドの周縁3bは、2組のうちの長辺側の2つの辺部(長辺部)3b1及び短辺側の2つの辺部(短辺部)3b2、ならびに、角部3b3で構成されている。
ここで、本実施形態において、周縁の「角部」は、隣接する二辺(長辺部3b1及び短辺部3b2)の交点(交点付近が面取りされている場合は二辺それぞれの延長線の交点、例えば図4における点P)から各辺において特定の長さ以内の部分である。また「辺部」は、略矩形の導体パッドの周縁における「角部」以外の部分である。なお「特定の長さ」は、例えば、各辺において、その各辺と直交する他の二辺間の距離の1/4以内の長さ、好ましくは、1/10以上の長さである。短辺についての「特定の長さ」以内の部分が、その二辺に関する「角部」であってもよい。例えば、図4において点Pを挟む長辺部3b1及び短辺部3b2の二辺に関する角部3b3は、長辺部3b1及び短辺部3b2の二辺それぞれにおいて、点Pから、2つの長辺部3b1間の距離d1の1/4の長さ以内の部分である。なお、実施形態の配線基板の導体パッドが図4の例の導体パッド3aのように略矩形の交点において面取りされている場合は、「角部」は、面取り部分であってもよく、上記「特定の長さ」以内の部分と面取り部分とのうちの小さい方であってもよい。
図4及び図5Aに示されるように、平面視における導体パッド3aの周縁3bのうちの短辺部3b2において、導体パッド3aの側面3a2及び主面3a1がソルダーレジスト層4に覆われている。また、平面視における導体パッド3aの周縁3bのうちの角部3b3において、導体パッド3aの側面3a2及び主面3a1がソルダーレジスト層4に覆われている。一方、図4及び図5Bに示されるように、平面視における導体パッド3aの周縁3bのうちの長辺部3b1において、導体パッド3aの側面3a2及び主面3a1が開口4a内に露出している。
導体パッド3a及び絶縁層2には、前述したように、両者の間の熱膨張率の相違や外力などによって応力が生じることがある。その場合、その応力は、絶縁層2の表面上において導体パッド3aが存在する領域と存在しない領域との境界となる導体パッド3aの周縁3b付近に集中し易い。そして、集中する応力に絶縁層2が耐え切れずに導体パッド3aの周縁3bと重なる部分にクラックが生じたり、導体パッド3aの周縁3bを発端とする絶縁層2と導体パッド3aとの界面剥離が生じたりすることがある。そしてこのような応力集中は、導体パッド3aの周縁3bのうち直線状の部分よりも曲折している部分において顕著になることがある。そのため、導体パッド3aの周縁3bのうちの角部3b3では、の長辺部3b1や短辺部3b2よりもクラックなどが生じ易いと考えられる。
これに対して本実施形態では、導体パッド3aの周縁3bのうちの角部3b3では、導体パッド3aがソルダーレジスト層4に覆われているので、絶縁層2に作用する力が緩和されると推察される。例えば、導体パッド3aの存在によってもたらされる応力がソルダーレジスト層4側にも分散されたり、導体パッド3aの絶縁層2に対する相対的な挙動がソルダーレジスト層4によって制限されたりすることがある。その結果、本実施形態では、導体パッド3aにおける角部3b3の周辺でのクラックや界面剥離などの不具合が抑制されると考えられる。好ましくは、図4に示されるように、4つの角部3b3の全てにおいて導体パッド3aがソルダーレジスト層4に覆われている。
本実施形態では、導体パッド3aの周縁3bは、角部3b3に加えて、短辺部3b2においてもソルダーレジスト層4によって被覆されている。したがって、導体パッド3aの周縁3b付近の不具合がさらに抑制されていると考えられる。絶縁層2のクラックや、絶縁層2と導体パッド3aとの界面剥離などが起こりにくい。
また、このように角部3b3に加えて、対向する2辺もソルダーレジスト層4で被覆されることによって、開口4aの形状がシンプルになって、容易に安定して、設計通りの開口4aが形成され得る。そしてこのように対向する2辺をソルダーレジスト層4で被覆する場合、本実施形態に示されるように、長辺部3b1を被覆するよりも、短辺部3b2を被覆する方が、以下に述べるように有利なことがある。
例えば、実施形態の配線基板において、平面視における導体パッド3aの2つの短辺部3b2間の距離d2は、2つの長辺部3b1間の距離d1の約1.3倍以上、約2.0倍以下程度、好ましくは、約1.5倍以上、約1.6倍以下である。本実施形態では、導体パッド3aの周縁3bにおける長辺側の辺部(長辺部3b1)がソルダーレジスト層4から露出している。短辺部3b2を被覆し、長辺部3b1を露出させることにより、長辺部3b1を被覆して短辺部3b2を露出させる場合と比較して、導体パッド3aの主面3a1の導体として使用できる面積がより多く確保され得ると考えられる。絶縁層2のクラックや絶縁層2と導体パッド3aとの界面剥離などを、導体パッド3aの周縁3bの角部3b3及び短辺部3b2を被覆するソルダーレジスト層4によって抑制しつつ、導体パッド3aにおいて、外部要素S1と接続するために確実かつ十分な面積の接続領域を提供することができる。
換言すると、長辺部3b1よりも短辺部3b2が被覆されることによって、所望の接続領域を確保するために導体パッド3a全体で必要とされる面積を小さくできることがある。すなわち、導体パッド3aの辺部をソルダーレジスト層4で被覆する場合のソルダーレジスト層4の開口4aからの該辺部までの距離を被覆幅W(図4参照)とした場合、長辺部3b1が被覆される場合の、所望の接続領域の面積に加えて被覆される部分として拡大すべき面積(長辺部3b1の長さ×被覆幅W)は、短辺部3b2が被覆される場合に拡大すべき面積(短辺部3b2の長さ×被覆幅W)よりも、明らかに大きくなる。そのため、導体パッド3a全体の面積が大きくなり、ファインピッチでの導体パッド3aの配置が阻害されることがある。また、導体パッド3aの面積の拡大は、特性インピーダンスの急変箇所となって高速信号の伝送において反射ロスを引き起こすことがある。しかし本実施形態では、短辺部3b2が被覆されるため、ファインピッチ化や信号伝送品質が影響を受け難い。
ここで「接続領域」とは、導体パッド3aの全表面のうち導体パッド3aに接続される外部要素との接続に寄与し得る領域であって、導体パッド3aの主面3a1及び側面3a2のうちのソルダーレジスト層4に覆われていない領域である。接続領域の面積が小さくなると、十分な接続強度が得られないことがある。
また、上述のような距離d1及びd2で規定される2つの短辺部3b2及び2つの長辺部3b1を含む略矩形の導体パッド3aにおいては、短辺部3b2をソルダーレジスト層4で被覆することにより、開口4aが露出する導体パッド3aの主面3a1の平面形状を略正方形に近づけることができる。図1に示される外部要素S1の電極S11などとの接続がより容易になると考えられる。好ましくは、ソルダーレジスト層4の開口4aによって露出される導体パッド3aの主面3a1の平面形状は略正方形である。
本実施形態では、導体パッド3aの周縁3bのうちの長辺部3b1では、導体パッド3aの側面3a2及び主面3a1が開口4a内に露出している。主面3a1だけでなく側面3a2においても、外部要素との接続に用いられる接合材(図示せず)と導体パッド3aとが接合され得る。導体パッド3aの面積に対する接続領域の比率が高められている。必要十分な接続強度が得られ易いと考えられる。また、接続面積が増大すると共に、導体パッド3aの主面3a1と平行な方向に作用する力に対する耐性も向上する場合がある。導体パッド3aと、図1に示される外部要素S1などとが強固に接続されると考えられる。
本実施形態の配線基板1では、前述したように導体パッド3aは、第1面11側に設けられている複数の部品実装パッド33aのいずれよりも大きい。従って、その平面面積は大きく、導体パッド3aは絶縁層2との間に比較的大きな界面を有し得る。従って周縁3bに集中する応力も過大になり易い。導体パッド3aのように比較的大きな平面面積を有する導体パッドにおいて本実施形態は特に有益であると考えられる。
大きな平面面積を有する導体パッドにおいて、周縁の全域をソルダーレジスト層で覆い、且つ、十分な接続領域を確保しようとすると、導体パッドの高密度な配置や配線基板1の小型化が困難となり易い。本実施形態では、導体パッド3aは、短辺部3b2及びクラックなどの不具合が生じ易い角部3b3においてソルダーレジスト層4に覆われ、長辺部3b1では開口4a内に露出される。そのため、導体パッド3aの高密度配置などを阻害することなく、且つクラックなどの不具合を効果的に抑制しながら、十分な接続領域が確保されると考えられる。クラックなどの不具合の発生を抑制するような、絶縁層の改良等も不要である。高品質かつ配線デザインに関し制約の少ない配線板が提供され得る。
本実施形態では、導体パッド3aの周縁3bのうちの角部3b3を介して隣接する二辺それぞれにおいて、角部3b3の少なくとも50%以上の部分がソルダーレジスト層4に覆われている。また、導体パッド3aの周縁3bのうちの長辺部3b1において、少なくとも長辺部3b1の50%以上の部分がソルダーレジスト層4の開口4a内に露出されている。十分な接続領域が確保されると共に、導体パッド3aの周縁3b付近の不具合が抑制され易いと考えられる。なお本実施形態では、各角部3b3の全体がソルダーレジスト層4に覆われていなくてもよく、長辺部3b1の全体が露出していなくてもよい。
図4に示されるように、ソルダーレジスト層4の開口4aは、略矩形の平面形状を有している。開口4aの各辺は、導体パッド3aの周縁3bの各辺にそれぞれ略平行となるように形成されている。しかしながら、本実施形態のソルダーレジスト層4の開口4aの形状は、図4に例示の形状に限定されない。開口4aは、導体パッド3aの周縁3bのうちの長辺部3b1の50%以上の部分を露出するように形成されていればよい。
好ましくは、ソルダーレジスト層4の一つの開口4aは、一つの導体パッド3aの主面3a1を露出している。また、好ましくは、開口4aの平面視における面積は、導体パッド3aの主面3a1の平面視における面積の約120%以上、約150%以下程度とされ得る。導体パッド3aにおいて十分な接続領域が確保されると考えられる。
先に参照した図1~図3では省略されているが、図4、図5A及び図5Bに示されるように、配線基板1は、導体パッド3aの主面3a1及び側面3a2を覆う表面処理層5を含んでいる。表面処理層5は、例えば導体パッド3aの主面3a1及び側面3a2などの露出部分の防食処理及び/又は防錆処理によって形成される被膜である。表面処理層5によって、導体パッド3aの腐食や酸化などが防がれる。
表面処理層5は、例えば、導体パッド3aとは異なる金属を含む金属被膜や、イミダゾール化合物などの有機物を含む有機被膜である。導体パッド3aが銅で形成されている場合、表面処理層5は、ニッケル、パラジウム、銀、金、若しくはこれらの合金、又ははんだなどによって形成され得る。図4、図5A及び図5Bの例では、表面処理層5は、導体パッド3aの本体側に形成されている下層51と下層51上に形成されている上層52とを含む2層構造を有している。下層51は、例えばニッケル膜若しくはニッケルとパラジウムとの合金膜であり、上層は、例えば金からなる金属膜である。
表面処理層5が、導体パッド3aの本体部分を構成する材料の熱膨張率と絶縁層2の熱膨張率の間の熱膨張率を有する材料を用いて形成されると、表面処理層5が形成されない場合と比べて、絶縁層2及び導体パッド3aにおいて生じる応力が低減されると考えられる。また、表面処理層5が、絶縁層2との熱膨張率の差が導体パッド3aよりも大きい材料で形成される場合でも、本実施形態では導体パッド3aの短辺部3b2及び角部3b3がソルダーレジスト層4で覆われるので、クラックなどの不具合が生じ難いと考えられる。
実施形態の配線基板は、任意の一般的な配線基板の製造方法によって製造され得る。図6を参照して、図1に示される配線基板1が製造される場合を例に、製造方法の一例が概説される。図6に示されるように、コア基板10が用意され、コア基板10の一面10a側に絶縁層21が積層され、その絶縁層21上に導体層31が形成される。同様に、コア基板10の他面10b側に、絶縁層22が積層され、その絶縁層22上に導体層32が形成される。そしてコア基板10の両面において、各絶縁層の積層と導体層の形成とが繰り返され、コア基板10の一面10a側及び他面10b側に、最表層の絶縁層23及び最表層の絶縁層2が形成される。
コア基板10の用意では、例えば、絶縁層20を含む両面銅張積層板が用意される。そしてサブトラクティブ法などによって所定の導体パターンを含む導体層31、32を絶縁層20の両面に形成すると共にスルーホール導体20cを絶縁層20内に形成することによってコア基板10が用意される。絶縁層21、22、及び、絶縁層21又は絶縁層22上の導体層31、32は、例えば一般的なビルドアップ基板の製造方法によって、それぞれ形成される。例えば各絶縁層は、フィルム上のエポキシ樹脂を、コア基板10又は先に形成されている各絶縁層及び各導体層上に熱圧着することによって形成される。また、各導体層は、例えば、めっきレジストの形成及びパターンめっきなどを含むセミアディティブ法やフルアディティブ法などの導体パターンの任意の形成方法を用いて形成される。セミアディティブ法などの導体パターンの形成方法を用いる各導体層の形成では、ビア導体2vが各絶縁層内に形成され得る。
図6に示されるように、絶縁層23上にさらに導体層33が形成され、絶縁層2上にさらに導体層3が形成される。導体層3は、導体パッド3aを含むように、適切な開口パターンを有するめっきジスト(図示せず)を用いるセミアディティブ法などの任意の導体パターンの形成方法を用いて形成される。同様に、導体層33は、部品実装パッド33aを含むように任意の導体パターンの形成方法を用いて形成される。
そして、図1に示されるように、ソルダーレジスト層40が絶縁層23及び導体層33上に形成され、ソルダーレジスト層4が絶縁層2及び導体層3上に形成される。ソルダーレジスト層4、40それぞれには、開口4a又は開口40aが設けられる。ソルダーレジスト層4、40は、それぞれ、例えば、感光性のエポキシ樹脂又はポリイミド樹脂などを塗布したり噴霧したりフィルム状で積層したりすることによって形成される。そして、例えば露光及び現像、又はレーザー加工などによって、開口4a、40aが、それぞれ形成される。開口4a内に露出する導体パッド3aの表面上、及び開口40a内に露出する部品実装パッド33aの表面上には、表面処理層5(図5A及び5B参照)が形成され得る。表面処理層5は、導体パッド3aの表面上及び部品実装パッド33aの表面上に、無電解めっき、電解めっきなどによって、ニッケル、パラジウム、金などの金属を析出させること、又は、又はスプレーイングによって耐熱性の有機物を塗布することによって形成され得る。以上の工程を経ることによって図1の例の配線基板1が完成する。
実施形態の配線基板は、各図面に例示される構造、並びに、本明細書において例示される構造、形状、及び材料を備えるものに限定されない。実施形態の配線基板は任意の積層構造を有し得る。例えば実施形態の配線基板はコア基板を含まないコアレス基板であってもよい。実施形態の配線基板は任意の数の導体層及び絶縁層を含み得る。実施形態の配線基板は所謂両面基板であってもよく、片面基板であってもよい。導体パターン3aは表面処理層5を備えなくてもよい。前述したように、ソルダーレジスト層によって周縁の角部を覆われていてその周縁の辺部においてソルダーレジスト層の開口内に露出する導体パッドは、配線基板の両方の表面に設けられていてもよく、いずれか一方の表面だけに設けられていてもよい。
1 配線基板
11 第1面
12 第2面
2 絶縁層(第1絶縁層)
20~23 絶縁層
3 導体層(第1導体層)
31~33 導体層
3a 導体パッド
3a1 主面
3a2 側面
3b 周縁
3b1 長辺部
3b2 短辺部
3b3 角部
33a 部品実装パッド
4、40 ソルダーレジスト層
4a、40a 開口
5 表面処理層
S1 外部要素

Claims (12)

  1. 第1絶縁層と、
    前記第1絶縁層上に形成されている第1導体層と、
    前記第1絶縁層上及び前記第1導体層上に形成されているソルダーレジスト層と、
    を含んでいて、第1面及び前記第1面の反対面である第2面を有する配線基板であって、
    前記第1導体層は略矩形の平面形状を有する導体パッドを含み、
    前記ソルダーレジスト層は、前記導体パッドにおける前記第1絶縁層と反対側の表面である主面の面積の50%以上を露出させる開口を有し、
    前記導体パッドの周縁における2組の対向する2辺のうちの長辺側の組において、前記導体パッドの側面及び前記主面が前記開口内に露出しており、
    前記2組の対向する2辺のうちの短辺側の組及び前記周縁のうちの角部において、前記導体パッドの前記側面及び前記主面が前記ソルダーレジスト層に覆われている。
  2. 請求項1記載の配線基板であって、前記導体パッドは、前記第1導体層に含まれる前記導体パッド以外のパッド又は配線と直接接続されていない独立パッドである。
  3. 請求項1記載の配線基板であって、前記第1絶縁層を介して前記第1導体層と反対側に形成されている第2導体層、及び前記第2導体層と前記第1導体層とを前記第1絶縁層を貫通して接続するビアをさらに含み、
    前記導体パッドは、前記ビアに接続されているビアパッドである。
  4. 請求項1記載の配線基板であって、前記短辺側の組の2辺の間の距離は、前記長辺側の組の2辺の間の距離の1.3倍以上、2.0倍以下である。
  5. 請求項1記載の配線基板であって、前記ソルダーレジスト層の前記開口が略矩形の平面形状を有する。
  6. 請求項1記載の配線基板であって、前記ソルダーレジスト層は、前記導体パッドの前記周縁における全ての前記角部を覆っている。
  7. 請求項1記載の配線基板であって、さらに、前記導体パッドを覆う表面処理層を含んでいる。
  8. 請求項1記載の配線基板であって、
    前記第1面は部品が実装される部品実装面であり、
    前記第1導体層は前記第2面側に形成されている。
  9. 請求項1記載の配線基板であって、前記導体パッドは外部要素に接続される接続パッドである。
  10. 請求項8記載の配線基板であって、さらに、前記第1面に形成されている複数の部品実装パッドを含み、
    前記第1導体層の前記導体パッドは、前記複数の部品実装パッドのいずれよりも大きい。
  11. 請求項10記載の配線基板であって、さらに前記第1面に第2ソルダーレジスト層を備え、
    前記第2ソルダーレジスト層は前記部品実装パッドの周縁部を覆っており、
    前記第2ソルダーレジスト層の開口には前記部品接続パッドの周縁部以外の部分が露出している。
  12. 請求項1記載の配線基板であって、前記導体パッドの前記角部がR面取りされている。
JP2021165625A 2021-10-07 2021-10-07 配線基板 Pending JP2023056335A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021165625A JP2023056335A (ja) 2021-10-07 2021-10-07 配線基板
US17/936,000 US11903128B2 (en) 2021-10-07 2022-09-28 Wiring substrate
CN202211210744.7A CN116153899A (zh) 2021-10-07 2022-09-30 布线基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021165625A JP2023056335A (ja) 2021-10-07 2021-10-07 配線基板

Publications (1)

Publication Number Publication Date
JP2023056335A true JP2023056335A (ja) 2023-04-19

Family

ID=85797118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021165625A Pending JP2023056335A (ja) 2021-10-07 2021-10-07 配線基板

Country Status (3)

Country Link
US (1) US11903128B2 (ja)
JP (1) JP2023056335A (ja)
CN (1) CN116153899A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230172910A (ko) * 2022-06-16 2023-12-26 삼성전기주식회사 인쇄회로기판

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022713A (ja) 2002-06-14 2004-01-22 Dainippon Printing Co Ltd 多層配線基板

Also Published As

Publication number Publication date
US11903128B2 (en) 2024-02-13
CN116153899A (zh) 2023-05-23
US20230115650A1 (en) 2023-04-13

Similar Documents

Publication Publication Date Title
JP6226167B2 (ja) 多層配線板
JP2018018936A (ja) 配線基板
US10945334B2 (en) Wiring substrate
US11903128B2 (en) Wiring substrate
US11277910B2 (en) Wiring substrate
US11160164B2 (en) Wiring substrate
JP3856743B2 (ja) 多層配線基板
US20220192018A1 (en) Wiring substrate
US11792937B2 (en) Component built-in wiring substrate
JP2022108485A (ja) 配線基板
US12027451B2 (en) Wiring substrate
US20230109322A1 (en) Wiring board
US20240008176A1 (en) Wiring substrate
JP2022098059A (ja) 配線基板
JP2022108487A (ja) 配線基板
US20220248530A1 (en) Wiring substrate
US20220369456A1 (en) Wiring substrate and method for manufacturing wiring substrate
JP2023021709A (ja) 配線基板
JP2023119420A (ja) 配線基板
JP2023131595A (ja) 配線基板
JP2023170480A (ja) 配線基板
JP2024020960A (ja) 配線基板
JP2024061418A (ja) 配線基板
JP2022107282A (ja) 配線基板
JP2023111607A (ja) 配線基板