JP2008141136A - 多層配線基板及び素子搭載装置 - Google Patents

Abstract

【課題】コーナー部周辺の信号線パターンにクラックが起こりにくく、信頼性に優れた多層配線基板及び素子搭載装置を提供すること。
【解決手段】多層配線基板１０は、積層配線部及び内層接続ビア導体５５を備える。積層配線部３１は、樹脂絶縁層３３を有し、素子搭載領域６１をその表層に有する。内層接続ビア導体５５は、素子搭載領域６１のコーナー部６２延長上に配置される。信号線パターン６７は、樹脂絶縁層３３上に配置され、内層接続ビア導体５５と端子パッド５１とを接続する。信号線パターン６７は、非直線状パターンであって、信号線パターン敷設回避区域９１を避けて迂回するように敷設される。
【選択図】図４

Description

本発明は、多層配線基板及び素子搭載装置に関するものである。

近年、電子機器の小型化、高性能化に伴って電子部品の高密度実装化が要求されており、このような高密度実装化を達成するにあたり配線基板の多層化技術が重要視されている。多層化技術を用いた具体例としては、コア基板１０１の片面または両面に、導体層と樹脂絶縁層１０２とを交互に積層してなるビルドアップ層１０３を設けた多層配線基板１００がよく知られている（図１０，図１１参照）。なお、導体層は、内層接続ビア導体１０４と端子パッド１０５とを接続する信号線パターン１０６や、位置決め用導体パターン１０７を含んでいる。また、多層配線基板１００の表層にはＩＣチップ１１１などの電子部品が搭載され、ＩＣチップ１１１と多層配線基板１００との隙間にはアンダーフィル材１１２が充填されている。これにより、多層配線基板１００及びＩＣチップ１１１の界面が封止された状態で互いに固定される。

ところで、ＩＣチップ１１１は一般に熱膨張係数が２．０ｐｐｍ／℃〜５．０ｐｐｍ／℃程度の半導体材料（例えばシリコン等）を用いて形成されている。これに対して、多層配線基板１００は半導体材料よりもかなり熱膨張係数が大きな材料、例えば１０．０ｐｐｍ／℃以上の樹脂材料等を用いて形成されている。よって、多層配線基板１００にＩＣチップ１１１を実装した場合には、ＩＣチップ１１１−多層配線基板１００間の熱膨張係数差に起因して応力が発生しやすくなる。なお、この応力は、アンダーフィル材１１２の硬化収縮により特にそのコーナー部１１３周辺に集中する。その結果、コーナー部１１３延長上の区域Ａ１（図１０の斜線部分参照）内を通過する信号線パターン１０６にクラック１１４が発生し、電気的に断線する不具合が生じやすくなる。このため、従来においては、コーナー部１１３への応力集中を緩和するための技術が種々提案されている（例えば特許文献１参照）。特許文献１に記載の従来技術では、アンダーフィル材１１２の４隅を大きく形成することで、各コーナー部１１３への応力集中を緩和するようになっている。
特開平９−２８９２２１号公報（図１など参照）

しかしながら、アンダーフィル材１１２は、例えば液体の状態でＩＣチップ１１１と多層配線基板１００との隙間に充填され、その後に硬化する。よって、特許文献１のようにアンダーフィル材１１２の形状を制御することは困難であるため、ＩＣチップ１１１の実装作業が大変になってしまう。ゆえに、生産性向上の観点から見れば、アンダーフィル材１１２の形状を制御する作業はできるだけ避けることが望ましい。また、仮にアンダーフィル材１１２を特許文献１のように形成できたとしても、各コーナー部１１３への応力集中が緩和されるだけであって回避される訳ではないため、コーナー部１１３周辺に細い信号線パターン１０６が存在していれば、信号線パターン１０６に応力が集中し、クラック１１４が発生する可能性がある。

本発明は上記の課題に鑑みてなされたものであり、その目的は、コーナー部周辺の信号線パターンにクラックが起こりにくく、信頼性に優れた多層配線基板及び素子搭載装置を提供することにある。

上記課題を解決するための手段（手段１）としては、主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されていることを特徴とする多層配線基板がある。

従って、手段１に記載の構成によると、コーナー部周辺にある信号線パターンが、コーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されているため、その信号線パターンに応力が集中するリスクが小さくなる。これにより、コーナー部周辺の信号線パターンにクラックが起こりにくくなり、電気的に断線する不具合が生じにくくなる。ゆえに、信頼性に優れた多層配線基板を提供することができる。

上記多層配線基板を構成するコア基板は、例えば主面を有する板状に形成される。コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。

上記多層配線基板を構成する積層配線部は、導体層と樹脂絶縁層とを交互に積層した構造を有している。また、積層配線部（第１積層配線部）は主面（第１主面）の上にのみ形成されるが、導体層と樹脂絶縁層とを第２主面の上にて交互に積層した構造を有する第２積層配線部がさらに形成されていてもよい。このように構成すれば、第１積層配線部のみではなく、第２積層配線部にも電気回路を形成できるため、多層配線基板のよりいっそうの高機能化を図ることができる。

「ソルダーレジスト」とは、絶縁性及び耐熱性を有する樹脂からなり、本来的には、導体を覆い隠すことで導体へのはんだの付着を防止する保護膜のことをいう。本発明においては、少なくとも熱硬化性を有する樹脂からなるソルダーレジストを用いることが好ましく、具体的にはエポキシ樹脂やポリイミド樹脂などの使用が好適である。ソルダーレジストは積層配線部の表層の全部を覆っていてもよいし、一部のみを覆っていてもよい。

また、積層配線部は、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有している。このような端子パッドは例えば線状や格子状（千鳥状も含む）に形成される。ソルダーレジストの開口部は、例えば端子パッドを露出させるような位置に設けられている。この場合、１つの開口部に対応して１つの端子パッドを設ける構造、１つの開口部に対応して２つ以上の端子パッドを設ける構造を採ることが可能である。それらの中でも、１つの開口部に対応して１つの端子パッドを設ける構造が特に好適である。このような構造は、十分な接合面積が確保されるために、積層配線部との接着強度の増大に有効である。

前記導体層及び前記内層接続ビア導体は、例えば導電性金属により形成される。前記導電性金属としては特に限定されないが、例えば銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。

前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されている。「前記素子搭載領域のコーナー部延長上」とは、素子搭載領域が正方形状である場合、素子搭載領域において互いに向かい合うコーナー部同士を結ぶ対角線の延長線上のことをいう。また、「信号線パターン敷設回避区域」とは、前記素子搭載領域において前記多層配線基板と素子との隙間を封止するアンダーフィル材の流動距離を考慮して設定されており、流動距離とほぼ同じ、または、それよりも長く設定された区域である。信号線パターン敷設回避区域は特に限定されないが、例えば、前記信号線パターン敷設回避区域は、前記素子搭載領域の前記コーナー部の延長線を中心とした幅０．４ｍｍ以上０．６ｍｍ以下かつ長さ２．５ｍｍ以上３．５ｍｍ以下の帯状区域であってもよく、さらには、幅０．５ｍｍかつ長さ３．０ｍｍの帯状区域であってもよい。即ち、信号線パターン敷設回避区域の幅が０．４ｍｍ未満であったり、長さが２．５ｍｍ未満であったりすると、信号線パターンがコーナー部に接近して配置される可能性があるため、信号線パターンでのクラックの発生率を十分に低減できない。また、信号線パターン敷設回避区域の幅が０．５ｍｍを超えたり、長さが３．５ｍｍを超えたりすると、クラックの発生率を低減できる一方で、信号線パターンを大きく迂回させなければならなくなる。

なお、前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されていることが好ましい。このようにすれば、積層配線部が金属からなるプレーン導体層によって補強されるため、応力集中の影響を受けにくくなる。従って、プレーン導体層の近傍にある信号線パターンにクラックが発生して電気的に断線する不具合がよりいっそう生じにくくなる。なお、プレーン導体層は、信号線パターンと同じ層上にあってもよく、あるいは、異なる層上にあってもよい。

「プレーン導体層」とは、いわゆるベタパターンと呼ばれる導体層である。プレーン導体層は、電源層やグランド層として機能するパターンであってもよいし、電気的接続に関与しないダミーパターンであってもよい。ここでいうプレーン導体層は、比較的広い面積を有する導体層であり、信号線パターンの面積に比べて少なくとも数倍大きい面積を有している。

プレーン導体層の形成用材料や形成手法は、導電性や樹脂絶縁層との密着性などを考慮して適宜選択される。プレーン導体層の形成に用いられる金属材料の例としては、銅、金、銀、白金、パラジウム、ニッケル、スズ、鉛、チタン、タングステン、モリブデン、タンタル、ニオブなどから選択される１種または２種以上の金属を挙げることができる。また、プレーン導体層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成されることができる。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっき、無電解ニッケルめっきあるいは電解ニッケルめっきなどの手法を用いることができる。なお、スパッタやＣＶＤ等の手法により金属層を形成した後にエッチングを行うことでプレーン導体層を形成したり、導電性ペースト等の印刷によりプレーン導体層を形成したりすることも可能である。

前記内層接続ビア導体と接続する前記信号線パターンの終端には、フィレット（即ち、徐々に幅広になる部位）が設けられていてもよい。このようにすれば、信号線パターンの終端にクラックが発生したとしても、電気的に断線しにくくなる。ゆえに、よりいっそう信頼性に優れた多層配線基板を提供することができる。

また、プレーン導体層にガス抜き孔を形成するような場合には、そのガス抜き孔は前記信号線パターン敷設回避区域を避けて配置されていることがよい。仮に、ガス抜き孔が信号線パターン敷設回避区域内に配置されていると、信号線パターン敷設回避区域に応力が集中した際に、ガス抜き孔を基点としてプレーン導体層にクラックが生じやすくなるためである。

さらに、前記導体層は、前記樹脂絶縁層上に配置された位置決め用導体パターンを含み、その位置決め用導体パターンを露出させる前記ソルダーレジストの前記開口部は、前記信号線パターン敷設回避区域を避けて配置されていることがよい。仮に、位置決め用導体パターンを露出させる開口部が信号線パターン敷設回避区域内に配置されていると、信号線パターン敷設回避区域に応力が集中した際に、開口部の近傍にクラックが生じやすくなるためである。なお、この場合、１つの開口部に対応して１つの位置決め用導体パターンを設ける構造、１つの開口部に対応して２つ以上の位置決め用導体パターンを設ける構造を採ることが可能である。それらの中でも、１つの開口部に対応して１つの端子パッド位置決め用導体パターンを設ける構造が特に好適である。このような構造は、十分な接合面積が確保されるために、ソルダーレジストと積層配線部との接着強度の増大に有効である。その結果、開口部の近傍にクラックがよりいっそう生じにくくなる。

上記課題を解決するための別の手段（手段２）としては、主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する第１信号線パターンと、前記樹脂絶縁層上に配置され、かつ、前記第１信号線パターンに対して接続状態にある前記内層接続ビア導体及び前記端子パッドの間を、前記第１信号線パターンとは異なる経路を経て接続する第２信号線パターンとを含むことを特徴とする多層配線基板がある。

従って、手段２に記載の構成によると、内層接続ビア導体と端子パッドとが２本の信号線パターンによって接続される。このため、コーナー部に応力が集中するのに伴い、一方の信号線パターンにクラックが発生して電気的に断線したとしても、もう一方の信号線パターンによって内層接続ビア導体と端子パッドとの接続状態が維持される。ゆえに、信頼性に優れた多層配線基板を提供することができる。

また、上記課題を解決するための別の手段（手段３）としては、手段１または２に記載の多層配線基板と、前記多層配線基板の前記素子搭載領域上に搭載され、複数の素子側端子が前記複数の端子パッドに対して接続された素子と、前記素子搭載領域において前記多層配線基板と前記素子との隙間を封止するアンダーフィル材とを備えたことを特徴とする素子搭載装置がある。

従って、手段３に記載の製造方法によれば、素子搭載領域上に素子が搭載された際にコーナー部に応力が集中したとしても、信号線パターンによって内層接続ビア導体と端子パッドとの接続状態が維持される。ゆえに、信頼性に優れた多層配線基板を提供することができ、ひいては、信頼性に優れた素子搭載装置を提供することができる。また、アンダーフィル材の形状を制御しなくても済むため、素子搭載装置の生産性が向上する。

ここで、「素子」とは、主としてコンピュータのマイクロプロセッサ（ＭＰＵ）等として使用される電子部品をいう。この素子は、素子搭載領域に例えばフリップチップ実装される。このような素子の例としては、シリコンからなる半導体集積回路素子（ＩＣチップ）などを挙げることができる。なお、多層配線基板の素子搭載領域に実装されるべき素子の数は、１つであってもよく２つ以上であってもよい。

なお、前記素子の大きさ及び形状は特に限定されないが、少なくとも一辺が１０．０ｍｍ以上であることがよい。このような大型の素子になると、発熱量も増大しやすく応力の影響も次第に大きくなるため、クラックの発生といった本願特有の課題が生じやすくなるからである。

［第１実施形態］

以下、本発明を具体化した第１実施形態を図１〜図５に基づき詳細に説明する。

図１〜図３に示されるように、本実施形態の半導体パッケージ１（素子搭載装置）は、多層配線基板１０のＩＣチップ搭載領域６１（素子搭載領域）にＩＣチップ２１（素子）を搭載することにより構成される。ＩＣチップ搭載領域６１は、４つのコーナー部６２を有する縦１２．０ｍｍ×横１２．０ｍｍの正方形状の領域である。ＭＰＵとしての機能を有するＩＣチップ２１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．７ｍｍの正方形板状であって、熱膨張係数が３．５ｐｐｍ／℃程度のシリコンからなる。ＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には、複数のバンプ２２（素子側端子）が格子状に設けられている。

図１〜図５に示されるように、多層配線基板１０は、ガラスエポキシからなる略矩形板状のコア基板１１と、コア基板１１の第１主面１２（主面）上に配置される第１ビルドアップ層３１（積層配線部）と、コア基板１１の第２主面１３上に配置される第２ビルドアップ層３２とからなる。コア基板１１は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、コア基板１１の熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。コア基板１１における複数箇所には、第１主面１２及び第２主面１３を貫通するスルーホール部１５が形成されている。これらのスルーホール部１５は、第１主面１２及び第２主面１３にて開口する貫通孔１６の内壁面に無電解銅めっきからなるめっきスルーホール１７を設けた構造を有している。なお、スルーホール部１５内は、例えばエポキシ樹脂などの閉塞体１８で埋められている。そして、スルーホール部１５における開口部には銅めっき層からなる蓋状導体１９が形成され、その結果スルーホール部１５が塞がれている。また、コア基板１１の第１主面１２及び第２主面１３においてスルーホール部１５が存在しない箇所には、銅めっき層からなる配線パターン２０が形成されている。

図２，図３に示されるように、コア基板１１の第２主面１３上に形成された第２ビルドアップ層３２は、２層の樹脂絶縁層３４，３６と、銅からなる１層の導体層３７とを交互に積層した構造を有している。樹脂絶縁層３４，３６は、それぞれ厚さが約３０μｍであって、例えば連続多孔質ＰＴＦＥにエポキシ樹脂を含浸させた樹脂−樹脂複合材料からなる。本実施形態において、第２ビルドアップ層３２の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第２ビルドアップ層３２の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。第１層の樹脂絶縁層３４における複数箇所には、導体層３７に接続される内層接続ビア導体５６が形成されている。また、第２層の樹脂絶縁層３６における複数箇所には、導体層３７に電気的に接続される端子パッド５２が格子状に形成されている。なお、内層接続ビア導体５６及び端子パッド５２は、電解銅めっきによって形成されるコンフォーマルビア（完全に銅めっきが埋まらない形態のビア）である。また、樹脂絶縁層３６の下面は、ソルダーレジスト４２によってほぼ全体的に覆われている。ソルダーレジスト４２は、端子パッド５２を露出させる開口部４４を複数箇所に有している。端子パッド５２の表面上には、マザーボード（図示略）との電気的な接続を図るための複数のはんだバンプ（図示略）が配設されている。そして、各はんだバンプにより、多層配線基板１０はマザーボード上に実装される。

図２，図３，図５に示されるように、コア基板１１の第１主面１２上に形成された前記第１ビルドアップ層３１は、上述した第２ビルドアップ層３２とほぼ同じ構造を有している。即ち、第１ビルドアップ層３１は、２層の樹脂絶縁層３３，３５と、銅からなる１層の導体層（即ち、信号線パターン６５，６７及び位置決め用導体パターン７１）とを交互に積層した構造を有している。樹脂絶縁層３３，３５は、それぞれ厚さが約３０μｍであって、例えば連続多孔質ＰＴＦＥにエポキシ樹脂を含浸させた樹脂−樹脂複合材料からなる。本実施形態において、第１ビルドアップ層３１の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第１ビルドアップ層３１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。

図３〜図５に示されるように、第１層の樹脂絶縁層３３における複数箇所には内層接続ビア導体５５が形成されている。さらに、第２層の樹脂絶縁層３５における複数箇所には、端子パッド５１が格子状に形成されている。内層接続ビア導体５５及び端子パッド５１は、電解銅めっきによって形成されるコンフォーマルビアである。なお、内層接続ビア導体５５の一部は、前記ＩＣチップ搭載領域６１の前記コーナー部６２延長上、即ち、ＩＣチップ搭載領域６１において互いに向かい合うコーナー部６２同士を結ぶ対角線の延長線Ｌ１上に配置されている（図４参照）。また、各端子パッド５１を配置してなる領域がＩＣチップ搭載領域６１となる。即ち、ＩＣチップ搭載領域６１は第１ビルドアップ層３１の表層に設定される。

図４に示されるように、樹脂絶縁層３３の表面上には、前記信号線パターン６５，６７が配置されている。信号線パターン６５，６７は、内層接続ビア導体５５と端子パッド５１とを接続するようになっている。特に、信号線パターン６７は、延長線Ｌ１上に配置された内層接続ビア導体５５と、同じく延長線Ｌ１上に配置された端子パッド５１とを、他の端子パッド５１を介して接続するようになっている。信号線パターン６７は、非直線状パターンであり、信号線パターン敷設回避区域９１を避けて迂回するように敷設されている。また、信号線パターン敷設回避区域９１には、前記スルーホール部１５が配置されないようになっている。なお、信号線パターン敷設回避区域９１は、ＩＣチップ搭載領域６１を包囲する正方形枠状の禁止区域９０内において、ＩＣチップ搭載領域６１のコーナー部６２延長上に設定されている。信号線パターン敷設回避区域９１は、延長線Ｌ１を中心とした幅が０．５ｍｍであって、延長線Ｌ１上での長さが３．０ｍｍとなる帯状区域である。

図３，図５に示されるように、前記第１ビルドアップ層３１において表層に位置する樹脂絶縁層３５の表面は、ソルダーレジスト４１によってほぼ全体的に覆われている。ソルダーレジスト４１は、端子パッド５１を露出させる開口部４３を複数箇所に有している。各端子パッド５１は、前記ＩＣチップ２１の前記複数のバンプ２２とはんだ接続されるようになっている。

図４に示されるように、樹脂絶縁層３５の所定箇所、即ち、前記禁止区域９０外の領域には、ＩＣチップ２１を位置決めする際に用いられる前記位置決め用導体パターン７１が配置されている。なお、ソルダーレジスト４１は、位置決め用導体パターン７１を露出させる開口部４５を有している。開口部４５は、位置決め用導体パターン７１と同じく禁止区域９０外の領域に配置され、前記信号線パターン敷設回避区域９１を避けて配置されている。

そして、図３〜図５に示されるように、ＩＣチップ搭載領域６１において多層配線基板１０とＩＣチップ２１との隙間には、エポキシ樹脂からなるアンダーフィル材２３が充填されている。これにより、多層配線基板１０とＩＣチップ２１とが、界面が封止された状態で互いに固定される。なお、アンダーフィル材２３の流動距離は、信号線パターン敷設回避区域９１の長さよりも短くなる。

次に、本実施形態の多層配線基板１０の製造方法について述べる。

まず、基材の両面に銅箔が貼付された銅張積層板を準備する。そして、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、銅張積層板を貫通する貫通孔１６を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでめっきスルーホール１７を形成した後、そのめっきスルーホール１７内に閉塞体１８を充填形成する。さらに、銅めっきを行って蓋状導体１９を形成し、さらに銅張積層板の両面の銅箔のエッチングを行って配線パターン２０をパターニングする。具体的には、無電解銅めっきの後、露光及び現像を行って所定パターンのめっきレジストを形成する。この状態で無電解銅めっき層を共通電極として電解銅めっきを施した後、まずレジストを溶解除去して、さらに不要な無電解銅めっき層をエッチングで除去する。その結果、コア基板１１を得る。

次に、コア基板１１の第１主面１２及び第２主面１３に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、内層接続ビア導体５５，５６が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部に内層接続ビア導体５５，５６を形成するとともに、樹脂絶縁層３４上に導体層３７を形成する。

次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、端子パッド５１，５２が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部に端子パッド５１，５２を形成するとともに、第２層の樹脂絶縁層３５上に位置決め用導体パターン７１を形成する。この後、第２層の樹脂絶縁層３５，３６上にソルダーレジスト４１，４２を形成すれば、両面にビルドアップ層３１，３２を備える所望の多層配線基板１０が完成する。

さらに、この多層配線基板１０のＩＣチップ搭載領域６１にＩＣチップ２１を搭載する。このとき、多層配線基板１０側の端子パッド５１と、ＩＣチップ２１側のバンプ２２とを位置合わせしてリフローを行う。これにより、端子パッド５１及びバンプ２２同士を接合し、多層配線基板１０側とＩＣチップ２１側とを電気的に接続する。さらに、多層配線基板１０とＩＣチップ２１との隙間にアンダーフィル材２３を充填して硬化処理を行い、前記隙間を樹脂封止する。その結果、所望の半導体パッケージ１（いわゆるオーガニックパッケージ）が完成する。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態の多層配線基板１０によれば、コーナー部６２周辺にある信号線パターン６７が信号線パターン敷設回避区域９１を避けて迂回するように敷設されているため、その信号線パターン６７に応力が集中するリスクが小さくなる。これにより、信号線パターン６７にクラック１１４（図１０，図１１参照）が起こりにくくなり、電気的に断線する不具合が生じにくくなる。ゆえに、信頼性に優れた多層配線基板１０を提供することができ、ひいては、信頼性に優れた半導体パッケージ１を提供することができる。

（２）本実施形態の半導体パッケージ１は、導体層が１層の第１ビルドアップ層３１と、導体層（配線パターン２０）が２層のコア基板１１と、導体層（導体層３７）が１層の第２ビルドアップ層３２とからなる１／２／１の構造である。即ち、半導体パッケージ１は、薄く、クラック１１４の発生という本願発明の課題が生じやすい構造である。ゆえに、信号線パターン６７を、信号線パターン敷設回避区域９１を避けて迂回するように敷設することによる効果が大きくなる。

（３）特許文献１に記載の従来技術では、アンダーフィル材２３の４隅を大きく形成することで各コーナー部６２への応力集中を緩和させていたが、本実施形態では、信号線パターン６７を信号線パターン敷設回避区域９１を避けて迂回するように敷設することで、各コーナー部６２への応力集中を緩和させている。即ち、信頼性に優れた多層配線基板１０を得るためにアンダーフィル材２３の形状を制御したりしなくても済むため、ＩＣチップ２１の実装が容易になり、半導体パッケージ１の生産性が向上する。また、本実施形態の多層配線基板１０は、信号線パターン６７の形状を変更しただけのものであるため、多層配線基板の製造に従来から用いられている工程を変更することなく、信号線パターン６７へのクラックを防止できる。
［第２実施形態］

以下、本発明を具体化した第２実施形態を図面に基づき詳細に説明する。ここでは第１実施形態と相違する部分を中心に説明し、共通する部分については同じ部材番号を付す代わりに説明を省略する。

図６，図７に示されるように、本実施形態の多層配線基板１０Ａでは、信号線パターン敷設回避区域９１において、ＩＣチップ搭載領域６１と、信号線パターン６７に接続される内層接続ビア導体５５との間に、プレーン導体層９５が配置されている点が、前記第１実施形態と異なっている。プレーン導体層９５は、信号線パターン６５，６７の面積に比べて数倍大きい面積を有しており、信号線パターン敷設回避区域９１の殆どを覆うように配置されている。

また、禁止区域９０外の領域にはプレーン導体層９６が配置されている。プレーン導体層９６は、信号線パターン６５，６７の面積に比べて数倍大きい面積を有している。なお、本実施形態のプレーン導体層９５，９６は、グランド層として機能するパターンである。

図６に示されるように、プレーン導体層９５，９６には、第１ビルドアップ層３１の形成時に発生するガスを外部に放出するためのガス抜き孔９７がそれぞれ形成されている。各ガス抜き孔９７は円形状をなしており、特にプレーン導体層９５に形成されたガス抜き孔９７は、前記信号線パターン敷設回避区域９１を避けて配置されている。

従って、本実施形態においては、信号線パターン敷設回避区域９１に応力が集中したとしても、そこには信号線パターン６７よりも広面積のプレーン導体層９５が配置されているため、プレーン導体層９５にクラック１１４（図１０，図１１参照）が発生したとしても電気的に断線する不具合が生じにくくなる。しかも、ガス抜き孔９７が、応力が集中する信号線パターン敷設回避区域９１を避けて配置されているため、ガス抜き孔９７を基点としてプレーン導体層９５にクラック１１４が生じることが防止される。
［第３実施形態］

以下、本発明を具体化した第３実施形態を図面に基づき詳細に説明する。ここでは第１実施形態と相違する部分を中心に説明し、共通する部分については同じ部材番号を付す代わりに説明を省略する。

図８に示されるように、本実施形態の多層配線基板１０Ｃでは、信号線パターン６７の代わりに、第１信号線パターン６９ａ及び第２信号線パターン６９ｂが配置される点が、前記第１実施形態と異なっている。第１信号線パターン６９ａ及び第２信号線パターン６９ｂは、樹脂絶縁層３３の表面上に配置されている。第１信号線パターン６９ａは、ＩＣチップ搭載領域６１のコーナー部６２の延長線Ｌ１上にある内層接続ビア導体５５と端子パッド５１とを接続するようになっている。第１信号線パターン６９ａは、延長線Ｌ１上に沿って延びる直線状パターンである。第２信号線パターン６９ｂは、第１信号線パターン６９ａに対して接続状態にある内層接続ビア導体５５及び端子パッド５１の間を、第１信号線パターン６９ａとは異なる経路を経て接続するようになっている。第２信号線パターン６９ｂは、非直線状パターンであり、大部分が信号線パターン敷設回避区域９１の外側を迂回するように敷設されている。

従って、本実施形態においては、延長線Ｌ１上にある内層接続ビア導体５５と端子パッド５１とが２本の信号線パターン６９ａ，６９ｂによって接続される。このため、コーナー部６２に応力が集中するのに伴い、一方の信号線パターンにクラックが発生して電気的に断線したとしても、もう一方の信号線パターンによって内層接続ビア導体５５と端子パッド５１との接続状態が維持される。ゆえに、信頼性に優れた多層配線基板１０を提供することができる。

なお、本発明の実施形態は以下のように変更してもよい。

・図９に示される多層配線基板１０Ｂのように、内層接続ビア導体５５と接続する信号線パターン６７の終端に、フィレット９８が設けられていてもよい。このようにすれば、信号線パターン６７の終端にクラックが発生したとしても、電気的に断線しにくくなる。ゆえに、よりいっそう信頼性に優れた多層配線基板１０を提供することができる。

・上記第２実施形態のプレーン導体層９５，９６は、グランド層として機能するパターンであったが、電気的接続に関与しないダミーパターンであってもよい。このようにすれば、プレーン導体層９５，９６にクラックが発生して電気的に断線したとしても、不具合が生じなくなる。

・上記第１及び第２実施形態に記載の位置決め用導体パターン７１は、省略されていてもよい。

次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施の形態によって把握される技術的思想を以下に列挙する。

（１）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されている多層配線基板と、前記多層配線基板の前記素子搭載領域上に搭載され、複数の素子側端子が前記複数の端子パッドに対して接続された素子と、前記素子搭載領域において前記多層配線基板と前記素子との隙間を封止するアンダーフィル材とを備え、前記信号線パターン敷設回避区域の長さは、前記アンダーフィル材の流動距離よりも長いことを特徴とする素子搭載装置。

（２）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設され、前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されており、前記プレーン導体層は、電気的接続に関与しないダミーパターンであることを特徴とする多層配線基板。

（３）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設され、前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されており、前記プレーン導体層はグランド層として機能するパターンであることを特徴とする多層配線基板。

（４）主面を有するコア基板と、前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設され、プレーン導体層にはガス抜き孔が形成されるとともに、そのガス抜き孔は、前記信号線パターン敷設回避区域を避けて配置され、かつ、前記素子搭載領域において互いに向かい合うコーナー部同士を結ぶ対角線上の領域を避けて配置されていることを特徴とする多層配線基板。

（５）第１主面及び第２主面を有し、前記第１主面及び前記第２主面にそれぞれ配線パターンが形成されたコア基板と、前記第１主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する第１積層配線部と、前記第２主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなる第２積層配線部と、前記第１積層配線部及び前記第２積層配線部のそれぞれにおいて表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体とを備え、前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されていることを特徴とする多層配線基板。

第１実施形態における多層配線基板を示す平面図。 同じく、多層配線基板とＩＣチップとの関係を示す概略図。 同じく、半導体パッケージを示す部分断面図。 同じく、信号線パターン及び信号線パターン敷設回避区域などの関係を示す部分平面図。 図４のＡ−Ａ線断面図。 第２実施形態における信号線パターン、信号線パターン敷設回避区域及びプレーン導体層などの関係を示す部分平面図。 図６のＢ−Ｂ線断面図。 第３実施形態における信号線パターン及び信号線パターン敷設回避区域などの関係を示す部分平面図。 他の実施形態における信号線パターン、信号線パターン敷設回避区域及びプレーン導体層などの関係を示す部分平面図。 従来技術における信号線パターン及び信号線パターン敷設回避区域などの関係を示す部分平面図。 図１０のＣ−Ｃ線断面図。

符号の説明

１…素子搭載装置としての半導体パッケージ
１０，１０Ａ，１０Ｂ，１０Ｃ…多層配線基板
１１…コア基板
１２…主面としての第１主面
２１…素子としてのＩＣチップ
２２…素子側端子としてのバンプ
２３…アンダーフィル材
３１…積層配線部としての第１ビルドアップ層
３３，３５…樹脂絶縁層
４１…ソルダーレジスト
４３，４５…開口部
５１…端子パッド
５５…内層接続ビア導体
６１…素子搭載領域としてのＩＣチップ搭載領域
６２…コーナー部
６５，６７…導体層としての信号線パターン
６９ａ…導体層としての第１信号線パターン
６９ｂ…導体層としての第２信号線パターン
７１…導体層としての位置決め用導体パターン
９１…信号線パターン敷設回避区域
９５，９６…プレーン導体層
９７…ガス抜き孔
９８…フィレット
Ｌ１…延長線

Claims (8)

1. 主面を有するコア基板と、
   前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、
   前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、
   前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体と
   を備え、
   前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する信号線パターンを含み、
   前記信号線パターンは、非直線状パターンであって、かつ、前記素子搭載領域のコーナー部延長上に設定された信号線パターン敷設回避区域を避けて迂回するように敷設されている
   ことを特徴とする多層配線基板。
2. 前記信号線パターン敷設回避区域において前記素子搭載領域と前記内層接続ビア導体との間には、前記信号線パターンよりも広面積のプレーン導体層が配置されていることを特徴とする請求項１に記載の多層配線基板。
3. 前記内層接続ビア導体と接続する前記信号線パターンの終端には、フィレットが設けられていることを特徴とする請求項１または２に記載の多層配線基板。
4. プレーン導体層にはガス抜き孔が形成されるとともに、そのガス抜き孔は前記信号線パターン敷設回避区域を避けて配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の多層配線基板。
5. 前記導体層は、前記樹脂絶縁層上に配置された位置決め用導体パターンを含み、その位置決め用導体パターンを露出させる前記ソルダーレジストの前記開口部は、前記信号線パターン敷設回避区域を避けて配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板。
6. 前記信号線パターン敷設回避区域は、前記素子搭載領域の前記コーナー部の延長線を中心とした幅０．５ｍｍかつ長さ３．０ｍｍの帯状区域であることを特徴とする請求項１乃至５のいずれか１項に記載の多層配線基板。
7. 主面を有するコア基板と、
   前記主面上に配置され、導体層と樹脂絶縁層とを交互に積層してなり、複数の端子パッドを配置してなる略矩形状の素子搭載領域をその表層に有する積層配線部と、
   前記積層配線部において表層に位置する樹脂絶縁層上に形成され、複数箇所に開口部を有するソルダーレジストと、
   前記素子搭載領域のコーナー部延長上に配置された内層接続ビア導体と
   を備え、
   前記導体層は、前記樹脂絶縁層上に配置され、かつ、前記内層接続ビア導体と前記端子パッドとを接続する第１信号線パターンと、前記樹脂絶縁層上に配置され、かつ、前記第１信号線パターンに対して接続状態にある前記内層接続ビア導体及び前記端子パッドの間を、前記第１信号線パターンとは異なる経路を経て接続する第２信号線パターンとを含むことを特徴とする多層配線基板。
8. 請求項１乃至７のいずれか１項に記載の多層配線基板と、
   前記多層配線基板の前記素子搭載領域上に搭載され、複数の素子側端子が前記複数の端子パッドに対して接続された素子と、
   前記素子搭載領域において前記多層配線基板と前記素子との隙間を封止するアンダーフィル材と
   を備えたことを特徴とする素子搭載装置。

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