JPWO2014132938A1 - 半導体装置およびｅｓｄ保護デバイス - Google Patents

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俊幸 中磯
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Abstract

ＥＳＤ保護デバイス（１）は、ＥＳＤ保護回路（１０Ａ）が表面に形成されたＳｉ基板（１０）と、Ｓｉ基板（１０）に形成されたパッド（Ｐ１，Ｐ２）と、Ｓｉ基板（１０）の表面と対向し、パッド（Ｐ１，Ｐ２）と導通している端子電極（２５Ａ，２５Ｂ）を含む再配線層（２０）とを備える。端子電極（２５Ａ，２５Ｂ）は、樹脂層（２２）に形成された開口（コンタクトホール）が接している領域以外のパッド（Ｐ１，Ｐ２）の一部を覆うように、Ｓｉ基板（１０）の表面に形成されたＳｉＮ保護膜（２１）と、ＳｉＮ保護膜（２１）より誘電率が低く、ＳｉＮ保護膜（２１）および端子電極（２５Ａ，２５Ｂ）の間に形成された樹脂層（２２）とを含んでいる。これにより、寄生容量の発生を軽減でき、かつ、発生する寄生容量のばらつきをなくす半導体装置を提供する。

Description

本発明は、機能素子が形成された半導体基板上に再配線層を備える半導体装置に関する。
半導体装置の一つとしてＥＳＤ（Electro-Static-Discharge）保護デバイスがある。ＥＳＤ保護デバイスは半導体ＩＣ等を静電気等から保護する。移動体通信端末、デジタルカメラ、ノート型ＰＣをはじめとする各種電子機器には、ロジック回路やメモリー回路等を構成する半導体集積回路が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された低電圧駆動回路であるため、一般に、サージのような静電気放電に対しては脆弱である。そこで、このような半導体集積回路をサージから保護するため、ＥＳＤ保護デバイスが用いられる。
ＥＳＤ保護デバイスを高周波回路中に設けた場合に、ダイオードの寄生容量の影響を受けるという問題がある。すなわち、ＥＳＤデバイスが信号線路に挿入されることにより、ダイオードの寄生容量の影響でインピーダンスがずれてしまい、その結果、信号のロスが生じることがある。特に高周波回路に用いられるＥＳＤ保護デバイスには、接続される信号線路や保護対象である集積回路の高周波特性を低下させないため、寄生容量の小さいことが要求される。そこで、特許文献１には、ダイオードの寄生容量による影響を軽減して回路特性の劣化を抑制したＥＳＤ保護デバイスが開示されている。
国際公開２０１２/０２３３９４号パンフレット
特許文献１では、半導体基板のＥＳＤ保護回路が形成されている面には、保護膜としてＳｉＯ2からなる無機絶縁層が設けられていて、この無機絶縁層にはＣｕからなる面内配線が設けられている。このため、特許文献１では、ダイオードの寄生容量による影響を軽減できても、面内配線と半導体基板との間に生じる寄生容量を抑制できず、ＥＳＤ保護デバイス自体の容量の増加を防止できないといった問題がある。
また、特許文献１において、無機絶縁層はスパッタリング等の薄膜成膜法で形成されているため、無機絶縁層の表面には、半導体基板に形成されたＥＳＤ保護回路の回路パターンの影響により凹凸が現れる。このため、表面が凹凸の無機絶縁層に面内配線を設けると、面内配線と半導体基板との間に発生する寄生容量にばらつきが生じる。ばらつきがある寄生容量の発生により、高周波回路のインピーダンスのずれを調整し難いといった問題もある。
そこで、本発明の目的は、寄生容量の発生を軽減でき、かつ、発生する寄生容量のばらつきをなくす半導体装置を提供することにある。
本発明に係る半導体装置は、機能素子に形成された半導体基板と、前記半導体基板の表面に形成され、前記機能素子と導通している金属膜と、前記半導体基板の表面と対向している配線電極と、前記金属膜および前記配線電極の一部を導通させるコンタクトホールとを含む再配線層と、を備え、前記再配線層は、前記コンタクトホールが接している領域以外の前記金属膜の一部を覆うように、前記半導体基板の表面に形成された保護膜層と、前記保護膜層より誘電率が低く、前記保護膜層および前記配線電極の間に形成された樹脂層と、を含むことを特徴とする。
一般的に、半導体装置の半導体基板上には、保護膜層がスパッタリングされる。このとき、保護膜層の表面には凹凸が現れるため、この保護膜層の表面に配線電極が形成されると、配線電極と半導体基板との距離にばらつきが生じる。そこで、本発明の構成では、樹脂層を保護膜層と配線電極との間に形成して、配線電極を形成する表面を平滑化（レベリング）することで、配線電極と半導体基板との距離を均一にできる。このため、配線電極と半導体基板との間に生じる寄生容量の大きさのばらつきをなくすことができる。また、樹脂層の誘電率を保護膜層よりも低くすることで、配線電極と半導体基板との間に発生する寄生容量を抑制できる。
前記保護膜層は前記コンタクトホールから離れるに従い厚くなるよう形成され、前記樹脂層は前記コンタクトホールから離れるに従い薄くなるよう形成されている構成が好ましい。
この構成では、配線電極を形成する表面をレベリングすることで、配線電極と半導体基板との距離を等しくできる。金属膜に導通するコンタクトホールを形成するために、保護膜層に開口を形成する必要があり、保護膜層をスパッタリングにより形成する際、開口（金属膜）付近の保護膜層の厚みが薄くなることがある。このため、樹脂層をコンタクトホール付近で厚くし、コンタクトホールから離れるにしたがって薄くすることで、配線電極と半導体基板との間の距離を等しくできる。この結果、配線電極と半導体基板との間に寄生容量が発生しても、それらの大きさのばらつきを少なくできる。
前記配線電極は、前記コンタクトホールが接している領域から離れるに従い、前記半導体基板との対向面積が小さくなる形状である構成が好ましい。
この構成では、対向面積を小さくすることで、配線電極と半導体基板との間に生じる寄生容量を小さくすることができる。
本発明によれば、半導体基板と再配線層との間に生じる寄生容量を低減でき、かつ、発生する寄生容量のばらつきを少なくできる。
実施形態１に係るＥＳＤ保護デバイスの正面断面図 ＥＳＤ保護デバイスの各層の平面図 Ｓｉ基板に形成されたＥＳＤ保護回路を示す図 Ｓｉ基板にＥＳＤ保護回路を形成する際における第１の構造例を示す図 図４に示す第１の構造例のＳｉ基板の模式図 図４に示す第１の構造例のＳｉ基板を有するＥＳＤ保護デバイスの各層の平面図 図６とは別の例のＥＳＤ保護デバイスの各層の平面図 Ｓｉ基板にＥＳＤ保護回路を形成する際における第２の構造例を示す図 図８に示す第２の構造例のＳｉ基板を有するＥＳＤ保護デバイスの各層の平面図 実施形態１に係るＥＳＤ保護デバイスの接続例を示す図 実施形態１に係るＥＳＤ保護デバイスの接続例を示す図 実施形態１に係るＥＳＤ保護デバイスの動作原理を説明するための図 実施形態１に係るＥＳＤ保護デバイスの動作原理を説明するための図 ＥＳＤ保護デバイスの製造工程を示す図 実施形態２に係るＥＳＤ保護デバイスの正面断面図 ＥＳＤ保護デバイスの各層の平面図 中間配線電極の異なる形状の例を示す平面図 実施形態２に係るＥＳＤ保護デバイスの変形例を示す図 実施形態２に係るＥＳＤ保護デバイスの変形例を示す図 実施形態２に係るＥＳＤ保護デバイスの変形例を示す図
以下では、本発明に係る半導体装置についてＥＳＤ保護デバイスを例に挙げて説明する。
（実施形態１）
図１は実施形態１に係るＥＳＤ保護デバイス１の正面断面図である。図２はＥＳＤ保護デバイス１の各層の平面図である。ＥＳＤ保護デバイス１は、ＣＳＰ（Chip Size Package）タイプのデバイスであり、ダイオードおよびツェナーダイオードを含むＥＳＤ保護回路１０Ａが構成されたＳｉ基板１０に、複数の樹脂層等を含む再配線層２０が形成されている。Ｓｉ基板１０は、本発明に係る半導体基板に相当するが、本発明に係る半導体基板はＳｉ基板には限定されず、ＧａＡｓ基板などであってもよい。
図３はＳｉ基板１０に形成されたＥＳＤ保護回路１０Ａを示す図である。Ｓｉ基板１０について、図１〜図３を参照して説明する。
Ｓｉ基板１０の表面には素子形成領域１１，１２，１３が設けられている。具体的には、ｐ＋型基板にｐエピタキシャル層が形成され、このｐエピタキシャル層内にｎウェル、ｐウェルが順に形成され、これらのウェルとｐ拡散層またはｎ拡散層によって、Ｓｉ基板１０にダイオードおよびツェナーダイオードが形成されている。本実施形態では、図３に示すように、三つのダイオードが順方向を揃えて並列接続された各ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４とツェナーダイオードＤｚとが形成されている。ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４およびツェナーダイオードＤｚは、本発明に係る機能素子に相当する。
ダイオードＤ１，Ｄ２は順方向が揃って直列接続され、ダイオードＤ３，Ｄ４は順方向が揃って直列接続されている。また、ダイオードＤ１，Ｄ２およびダイオードＤ３，Ｄ４それぞれは、順方向が揃ってツェナーダイオードＤｚに対し並列接続されている。さらに、ツェナーダイオードＤｚは、ダイオードＤ１，Ｄ４の形成領域の間およびダイオードＤ２，Ｄ３の形成領域の間に形成されている。
Ｓｉ基板１０にはＡｌパッド（以下、パッドという。）Ｐ１，Ｐ２形成されている。パッドＰ１はダイオードＤ１，Ｄ２の接続点から引き出した位置に形成され、パッドＰ２はダイオードＤ３，Ｄ４の接続点から引き出した位置に形成されている。パッドＰ１，Ｐ２は、ＥＳＤ保護回路１０Ａの入出力端であり、本発明に係る金属膜に相当する。
図１に戻り、Ｓｉ基板１０の表層に形成された再配線層２０は、パッドＰ１，Ｐ２の一部を覆うように、Ｓｉ基板１０の表面に形成されたＳｉＮ保護膜（保護膜層）２１を含んでいる。ＳｉＮ保護膜２１は、Ｓｉ基板１０の表面にスパッタリングされ、エッチングにより開口が形成されている。スパッタリングにより形成されるＳｉＮ保護膜２１の表面には、その成膜原理上、凹凸が現れる。なお、ＳｉＮ保護膜２１の比誘電率は７〜８と比較的高い。
また、再配線層２０は、Ｓｉ基板１０に形成された樹脂層２２を含んでいる。この樹脂層２２には、ＳｉＮ保護膜２１に形成された開口の位置に開口（コンタクトホール）２２Ａ，２２Ｂ（図２参照）が形成されている。パッドＰ１，Ｐ２は、開口２２Ａ，２２Ｂにより露出した状態となり、開口２２Ａ，２２Ｂに形成される電極と導通する。樹脂層２２は、ＳｉＮ保護膜２１よりも誘電率が低いエポキシ系（またはポリイミド系）の樹脂であり、その比誘電率は２〜６である。表面に凹凸があるＳｉＮ保護膜２１を覆うように樹脂層２２を形成することで、後述の電極が形成される樹脂層２２の表面を平滑化（レベリング）できる。
また、ＳｉＮ保護膜２１はスパッタリングにより形成されるため、開口を形成する場合、その開口周辺は、厚みが薄く、開口（コンタクトホール）から平面方向に沿って離れるに従い平滑な状態に近づく。すなわち、ＳｉＮ保護膜２１は、パッドＰ１，Ｐ２周辺（コンタクトホール周辺）では厚みが薄く、パッドＰ１，Ｐ２（コンタクトホール）から平面方向に沿って離れるに従い厚くなる。そして、ＳｉＮ保護膜２１を覆うように形成される樹脂層２２は、パッドＰ１，Ｐ２周辺（コンタクトホール周辺）では厚く、パッドＰ１，Ｐ２（コンタクトホール）から平面方向に沿って離れるに従い薄くなる。
再配線層２０はＣｕ／Ｔｉ電極２３Ａ，２３ＢおよびＡｕ／Ｎｉ電極２４Ａ，２４Ｂを含んでいる。Ｃｕ／Ｔｉ電極２３Ａ，２３ＢおよびＡｕ／Ｎｉ電極２４Ａ，２４Ｂは、スパッタリングにより成膜され、樹脂層２２の表面および開口２２Ａ，２２Ｂに形成されている。Ｃｕ／Ｔｉ電極２３Ａ，２３ＢおよびＡｕ／Ｎｉ電極２４Ａ，２４Ｂのうち、開口２２Ａ，２２Ｂに形成された部分がパッドＰ１，Ｐ２に導通している。以下では、Ｃｕ／Ｔｉ電極２３ＡおよびＡｕ／Ｎｉ電極２４Ａ、ならびに、Ｃｕ／Ｔｉ電極２３ＢおよびＡｕ／Ｎｉ電極２４Ｂそれぞれを端子電極２５Ａ，２５Ｂと表す。この端子電極２５Ａ，２５Ｂは、ＥＳＤ保護デバイス１の入出力電極である。
再配線層２０は、樹脂層２２にさらに形成された樹脂層２６を含んでいる。樹脂層２６は、例えば低誘電率のエポキシ樹脂の層である。樹脂層２６のうち、ＥＳＤ保護デバイス１の入出力端とする端子電極２５Ａ,２５Ｂの一部と対向する部分には、矩形状の開口２６Ａ，２６Ｂが形成されている。
このように構成されたＥＳＤ保護デバイス１において、Ｓｉ基板１０（またはＥＳＤ保護回路１０Ａ）と端子電極２５Ａ,２５Ｂとの間には寄生容量が発生する。しかしながら、Ｓｉ基板１０と端子電極２５Ａ,２５Ｂとの間には低誘電率の樹脂層２２が形成されているため、発生する寄生容量を抑制できる。また、表面に凹凸が現れるＳｉＮ保護膜２１を樹脂層２２でレベリングしているため、Ｓｉ基板１０と端子電極２５Ａ,２５Ｂとの距離のばらつきをなくすことができる。このため、発生する寄生容量のばらつきを抑制できる。その結果、ＥＳＤ保護デバイス１を設けた高周波回路のインピーダンスのずれを軽減でき、高周波回路の信号ロスを軽減できる。
なお、本実施形態では、Ｓｉ基板１０にツェナーダイオードＤｚなど形成して、ＥＳＤ保護回路１０Ａを構成した例を示したが、例えば、可変容量素子等をＳｉ基板１０に形成して、それを用いた回路を構成してもよい。
以下に、Ｓｉ基板１０にＥＳＤ保護回路を形成する際のＳｉ基板１０の構造の例について説明する。図２に示す構造は、Ｓｉ基板１０の表面にダイオードＤ１〜Ｄ４を形成し、ツェナーダイオードＤｚをＳｉ基板１０の厚み方向に形成している。
図４は、Ｓｉ基板１０にＥＳＤ保護回路を形成する際における第１の構造例を示す図である。図５は、図４に示す第１の構造例のＳｉ基板１０の模式図である。
この第１の構造例では、Ｓｉ基板１０はｐ＋型基板であって、このｐ＋型基板にＳＴＩ（ShallowTrench Isolation）法により素子分離膜１１０が形成されている。素子分離膜１１０で形成された領域それぞれには、ダイオードＤ１〜Ｄ４およびツェナーダイオードＤｚが形成されている。詳しくは、ｎエピタキシャル層が形成され、ｎ＋拡散層によって、Ｓｉ基板１０の厚み方向にダイオードＤ２，Ｄ４が形成されている。また、ｐウェルが形成され、ｎ＋拡散層によって、Ｓｉ基板１０の厚み方向にツェナーダイオードＤｚが形成されている。さらに、ｎエピタキシャル層内にｎウェルが形成され、ｐ＋拡散層およびｎ＋拡散層によって、Ｓｉ基板１０の表面にダイオードＤ１，Ｄ３が形成されている。
Ｓｉ基板１０の表面には、ＳｉＯ２膜１１１が形成され、ダイオードＤ１，Ｄ２が形成された領域を跨ぐようにパッドＰ１が形成され、ダイオードＤ３，Ｄ４が形成された領域を跨ぐようにパッドＰ２が形成されている。さらに、ダイオードＤ１，Ｄ３およびパッドＰ１，Ｐ２の形成領域以外のＳｉ基板１０の表面には、Ａｌ電極１０Ｂが形成されている。Ａｌ電極１０Ｂは、ダイオードＤ１，Ｄ３およびツェナーダイオードＤｚが形成された領域を跨ぐように形成されている。
このように形成されたＥＳＤ保護回路は、図３と同様である。なお、図３では、ダイオードＤ１〜Ｄ４はそれぞれ、順方向を揃えて並列接続された三つのダイオードであるが、図４では、ダイオードＤ１〜Ｄ４はそれぞれ一つのダイオードである。
図６は、図４に示す第１の構造例のＳｉ基板１０を有するＥＳＤ保護デバイスの各層の平面図である。Ｓｉ基板１０に形成された再配線層２０に含まれる樹脂層２２には、開口（コンタクトホール）２２Ａ，２２Ｂが形成されている。パッドＰ１，Ｐ２は、開口２２Ａ，２２Ｂにより露出した状態となり、開口２２Ａ，２２Ｂに形成される電極と導通する。
また、再配線層２０は、樹脂層２２の表面および開口２２Ａ，２２Ｂに形成された端子電極２５Ａ，２５Ｂを含んでいる。この端子電極２５Ａ，２５Ｂは、図１で説明したＣｕ／Ｔｉ電極およびＡｕ／Ｎｉ電極を含む。端子電極２５Ａ，２５Ｂは、ＥＳＤ保護デバイス１の厚み方向において、Ｓｉ基板１０に形成されたツェナーダイオードを覆うように形成されている。これにより、ツェナーダイオードからのノイズの輻射が防止される。再配線層２０の樹脂層２６のうち、ＥＳＤ保護デバイス１の入出力端とする端子電極２５Ａ,２５Ｂの一部と対向する部分には、矩形状の開口２６Ａ，２６Ｂが形成されている。
なお、端子電極２５Ａ，２５Ｂは、図７に示す形状であってもよい。図７は、図６とは別の例のＥＳＤ保護デバイスの各層の平面図である。この例では、端子電極２５Ａ，２５Ｂは、Ａｌ電極１０Ｂのほぼ全体（ツェナーダイオードの形成領域）を覆っている。この場合、図６の場合と比べて、ツェナーダイオードからのノイズの輻射がさらに防止される。
図８は、Ｓｉ基板１０にＥＳＤ保護回路を形成する際における第２の構造例を示す図である。この第２の構造例では、第１の構造例と同様に、Ｓｉ基板１０の厚み方向に、ダイオードＤ２，Ｄ４およびツェナーダイオードＤｚが形成されている。そして、Ｓｉ基板１０の表面には、ダイオードＤ１ａ，Ｄ１ｂ（ダイオードＤ１）およびダイオードＤ３ａ，Ｄ３ｂ（ダイオードＤ３）が形成されている。さらに、Ｓｉ基板１０の表面には、パッドＰ１，Ｐ２およびＡｌ電極１０Ｂが形成されている。
このように形成されたＥＳＤ保護回路は、図３と同様である。なお、図３では、ダイオードＤ１〜Ｄ４はそれぞれ、順方向を揃えて並列接続された三つのダイオードであるが、図８では、ダイオードＤ１，Ｄ３はそれぞれ二つのダイオードであり、ダイオードＤ１，Ｄ４は一つのダイオードである。
図９は、図８に示す第２の構造例のＳｉ基板１０を有するＥＳＤ保護デバイスの各層の平面図である。Ｓｉ基板１０に形成された再配線層２０に含まれる樹脂層２２には、開口（コンタクトホール）２２Ａ，２２Ｂが形成されている。パッドＰ１，Ｐ２は、開口２２Ａ，２２Ｂにより露出した状態となり、開口２２Ａ，２２Ｂに形成される電極と導通する。
また、再配線層２０は、樹脂層２２の表面および開口２２Ａ，２２Ｂに形成された端子電極２５Ａ，２５Ｂを含んでいる。この端子電極２５Ａ，２５Ｂは、図１で説明したＣｕ／Ｔｉ電極およびＡｕ／Ｎｉ電極を含む。端子電極２５Ａ，２５Ｂは、ＥＳＤ保護デバイス１の厚み方向において、Ｓｉ基板１０に形成されたツェナーダイオードを覆うように形成されている。これにより、ツェナーダイオードからのノイズの輻射が防止される。再配線層２０の樹脂層２６のうち、ＥＳＤ保護デバイス１の入出力端とする端子電極２５Ａ,２５Ｂの一部と対向する部分には、矩形状の開口２６Ａ，２６Ｂが形成されている。
これら第１の構造例および第２の構造例では、Ｓｉ基板１０の厚み方向にダイオードおよびツェナーダイオードを形成しているため、それらをＳｉ基板１０の表面に形成した場合と比べて、ＥＳＬ成分を軽減できる。
以下に、本実施形態に係るＥＳＤ保護デバイス１の接続例および動作原理を説明する。
図１０Ａおよび図１０Ｂは、本実施形態に係るＥＳＤ保護デバイス１の接続例を示す図である。ＥＳＤ保護デバイス１は電子機器に搭載される。電子機器の例として、ノートＰＣ、タブレット型端末装置、携帯電話機、デジタルカメラ、携帯型音楽プレーヤなどが挙げられる。
図１０Ａでは、Ｉ／Ｏポート１００と保護すべきＩＣ１０１とを接続する信号ラインと、ＧＮＤとの間にＥＳＤ保護デバイス１を接続した例を示す。Ｉ／Ｏポート１００は、例えばアンテナが接続されるポートである。本実施形態に係るＥＳＤ保護デバイス１は双方向型であって、第１入出力端および第２入出力端の何れが入力側であってもよい。例えば第１入出力端を入力側とした場合、信号ラインに第１入出力端が接続され、第２入出力端がＧＮＤに接続される。
図１０Ｂでは、コネクタ１０２とＩＣ１０１とを接続する信号ラインと、ＧＮＤラインとの間にＥＳＤ保護デバイス１を接続した例を示す。この例の信号ラインは、例えば、高速伝送線路（差動伝送線路）であって、複数の信号ラインそれぞれと、ＧＮＤラインとの間にＥＳＤ保護デバイス１が接続されている。
図１１および図１２は、本実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図である。
図１１は、第１入出力端（端子電極２５Ａ）に繋がるパッドＰ１から、第２入出力端（端子電極２５Ｂ）に繋がるパッドＰ２へ電流が流れる場合を説明するための図である。ツェナーダイオードＤｚのツェナー電圧を超えるサージ電圧が印加されると、図中破線で示すように、第１入力端から入ってきたサージ電流は、パッドＰ１からダイオードＤ１、ツェナーダイオードＤｚおよびダイオードＤ４の経路を流れ、パッドＰ２からグランドへ放電される。
図１２は、第２入出力端（端子電極２５Ｂ）に繋がるパッドＰ２から、第１入出力端（端子電極２５Ａ）に繋がるパッドＰ１へ電流が流れる場合を説明するための図である。この場合、図中破線で示すように、第２入力端から入ってきたサージ電流は、パッドＰ２からダイオードＤ３、ツェナーダイオードＤｚおよびダイオードＤ２の経路を流れ、パッドＰ１からグランドへ放電される。
なお、図６に示す第１の構造例または図８に示す第２の構造例を有するＥＳＤ保護デバイスでは、Ａｌ電極１０Ｂと端子電極２５Ａ，２５Ｂとの間に容量が発生する。この容量は、ツェナーダイオードにかかる高周波電圧を、Ａｌ電極１０Ｂから端子電極２５Ａ（または２５Ｂ）およびパッドＰ１（またはＰ２）を介してグランドへバイパスする。この高周波電圧のバイパスにより、ＥＳＤのピーク電圧を低くできる。
以下に、ＥＳＤ保護デバイスの製造工程について説明する。
図１３はＥＳＤ保護デバイス１の製造工程を示す図である。なお、図１３において、形成時にＳｉＮ保護膜２１の表面に現れる凹凸の図示は省略している。
ＥＳＤ保護デバイス１は次の工程で製造される。
（Ａ）まず、ＥＳＤ保護回路１０Ａが形成されたＳｉ基板１０に、ＥＳＤ保護回路１０Ａと導通するパッドＰ１，Ｐ２がフォトリソグラフィにより形成される。また、基板表面にＳｉＮ保護膜２１がスパッタリングされ、エッチングにより開口２１Ａ，２１Ｂが形成される。
なお、パッドＰ１，Ｐ２は、それらの面積を小さくすることで、対向する基板（ＥＳＤ保護回路１０Ａ）との間に形成される寄生容量を小さくできる。この寄生容量を小さくすることで、インピーダンスのずれを抑制でき、その結果、信号ラインにおける損失を低減できる。
（Ｂ）次に、Ｓｉ基板１０にエポキシ系ソルダージレストがスピンコーティングされて、樹脂層２２が形成され、開口２２Ａ，２２Ｂが形成される。この樹脂層２２を形成することにより、端子電極２５Ａ，２５Ｂを形成する表面をレベリングすることができる。
（Ｃ）樹脂層２２の表面にＣｕ／Ｔｉ電極２３が約１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜され、その後、Ａｕ／Ｎｉ電極２４Ａ，２４Ｂが約０．１μｍ／５．０μｍの厚みでスパッタリングにより成膜される。なお、このＡｕ／Ｎｉ電極２４Ａ，２４Ｂは、マスキングにより一部にのみ形成される。
（Ｄ）続いて、Ｃｕ／Ｔｉ電極２３がウエットエッチングされて、Ｃｕ／Ｔｉ電極２３Ａ，２３Ｂが形成される。これにより、端子電極２５Ａ,２５Ｂが形成される。
（Ｅ）その後、樹脂層２２の表面にエポキシ系ソルダージレストがスピンコーティングにより樹脂層２６が形成され、開口２６Ａ，２６Ｂが形成される。
（実施形態２）
以下、実施形態２に係るＥＳＤ保護デバイスについて、実施形態１と相違する点についてのみ説明する。
図１４は実施形態２に係るＥＳＤ保護デバイス２の正面断面図である。図１５は、ＥＳＤ保護デバイス２の各層の平面図である。なお、図１５では、Ｓｉ基板１０に形成されたＥＳＤ保護回路１０Ａの具体的な構成は省略した図としている。
ＥＳＤ保護デバイス２はＳｉ基板１０に再配線層３０が形成されてなる。Ｓｉ基板１０、Ｓｉ基板１０に形成されたＥＳＤ保護回路１０ＡおよびパッドＰ１，Ｐ２は、実施形態１と同じである。
Ｓｉ基板１０にはＳｉＮ保護膜２１が形成される。再配線層３０は、ＳｉＮ保護膜２１の凹凸をレベリングする樹脂層２２を含んでいる。実施形態１と同様に、ＳｉＮ保護膜２１は、コンタクトホール（開口２２Ａ，２２Ｂ）周辺では厚みが薄く、コンタクトホールから平面方向に沿って離れるに従い厚くなる。そして、ＳｉＮ保護膜２１を覆うように形成される樹脂層２２は、コンタクトホール周辺では厚く、コンタクトホールから平面方向に沿って離れるに従い薄くなる。
ＳｉＮ保護膜２１および樹脂層２２に形成された開口および樹脂層２２の表面には、パッドＰ１，Ｐ２と導通する中間配線電極２７Ａ，２７Ｂが形成されている。この中間配線電極２７Ａ,２７Ｂは、Ｔｉ／Ｃｕ／Ｔｉ電極である。中間配線電極２７Ａ,２７Ｂは、図９の平面視において、パッドＰ１，Ｐ２と重なる部分から平面方向に離れる従い幅狭となる形状を有している。また、この中間配線電極２７Ａ，２７Ｂは、スパッタリングにより成膜形成されている。
再配線層３０は、樹脂層２２にさらに形成された樹脂層２８および端子電極２９Ａ，２９Ｂを含んでいる。この樹脂層２８にも、樹脂層２２と同様に、中間配線電極２７Ａ，２７Ｂにおける幅が狭くなっている側の端部（以下、狭幅部という。）と対向する部分に開口２８Ａ，２８Ｂが形成されている。端子電極２９Ａ，２９Ｂは、Ｃｕ／Ｔｉ電極およびＡｕ／Ｎｉ電極をスパッタリングすることにより成膜され、樹脂層２８の表面および開口（ビアホール）２８Ａ，２８Ｂに形成される。端子電極２９Ａ,２９Ｂのうち、開口２８Ａ，２８Ｂに形成された部分は、中間配線電極２７Ａ,２７Ｂの狭幅部に導通している。この端子電極２９Ａ,２９Ｂは、ＥＳＤ保護デバイス２の入出力電極である。
さらに、再配線層３０は、樹脂層２８にさらに形成された樹脂層３１を含んでいる。樹脂層３１は低誘電率のエポキシ樹脂の層である。樹脂層３１のうち端子電極２９Ａ,２９Ｂの一部と対向する部分には、矩形状の開口３１Ａ，３１Ｂ，３１Ｃ，３１Ｄが形成されている。これらの樹脂層２８，３１は、樹脂層２２，２６と同一の材料・製法により形成される。
なお、開口３１Ａ，３１Ｂ，３１Ｃ，３１Ｄは、樹脂層２８のビアホールの位置を避けて形成されることが好ましい。端子電極２９Ａ,２９Ｂのビアホール部分は、製造工程において窪み（図１４では省略）が生じる場合がある。開口３１Ａ，３１Ｂ，３１Ｃ，３１Ｄからこの窪みが露出している場合、開口３１Ａ，３１Ｂ，３１Ｃ，３１Ｄで半田付けすると、この窪みに空気がたまり、接続信頼性の低下するおそれがある。このため、ビアホールの位置を避けて開口３１Ａ，３１Ｂ，３１Ｃ，３１Ｄを形成することで、接続信頼性の低下を防止できる。
このように形成されたＥＳＤ保護デバイス２において、実施形態１と同様に、Ｓｉ基板１０（またはＥＳＤ保護回路１０Ａ）と中間配線電極２７Ａ,２７Ｂとの間に発生する寄生容量を少なくでき、また、発生する寄生容量のばらつきを軽減できる。さらに、低誘電率の樹脂層２２が間に介在することでＳｉ基板１０と端子電極２９Ａ,２９Ｂとの間に発生する寄生容量をも抑制することができる。
また、本実施形態に係る中間配線電極２７Ａ,２７Ｂは、平面視において、パッドＰ１，Ｐ２と重なる部分から離れるに従い幅狭となる形状である。したがって、幅が一定である、例えば矩形状とした場合と比べて、Ｓｉ基板１０と中間配線電極２７Ａ,２７Ｂとの対向面積は小さくなり、寄生容量も小さくなる。このため、コンタクトホール（開口２２Ａ，２２Ｂ）から平面方向に沿って離れるに従い低誘電率の樹脂層２２は薄くなるが、Ｓｉ基板１０と中間配線電極２７Ａ,２７Ｂとの対向面積を小さくすることで、寄生容量が大きくなることを抑制できる。
なお、Ｓｉ基板１０との対向面積を小さくするための中間配線電極２７Ａ,２７Ｂの形状は、図１５の形状に限らない。図１６は、中間配線電極の異なる形状の例を示す平面図である。図１６に示す中間配線電極２７Ｃ，２７Ｄは、パッドＰ１，Ｐ２に導通させるコンタクトホール部分と、端子電極２９Ａ,２９Ｂと導通させるビアホール部分とが円形状であり、それらを繋ぐ電極が細線状とした形状である。これにより、Ｓｉ基板１０と中間配線電極２７Ｃ,２７Ｄとの対向面積は小さくなり、寄生容量も小さくなる。なお、これらの中間配線電極２７Ｃ，２７Ｄは、中間配線電極２７Ａ，２７Ｂ同様、スパッタリングにより、Ｔｉ／Ｃｕ／Ｔｉ電極として形成されている。
実施形態２に係るＥＳＤ保護デバイス２の動作原理および製造工程については、実施形態１と同様であるため、説明は省略する。
以下、実施形態２に係るＥＳＤ保護デバイス２の様々な変形例について順に説明する。図１７、図１８および図１９は、実施形態２に係るＥＳＤ保護デバイスの各変形例を示す図である。図１７、図１８および図１９は、Ｓｉ基板１０に形成されるＥＳＤ保護回路１０Ａの構成を模式的に示している。具体的な構成は、図２に示す構成と同一である。
図１７では、コンタクトホールとビアホールとの平面視した場合の位置関係が、図１４に示す場合と異なる例を示す。中間配線電極２７Ｅ,２７Ｆは、中間配線電極２７Ａ,２７Ｂと同形状であるが、ＥＳＤ保護デバイスの外側から内側に向かって幅狭となっている。すなわち、中間配線電極２７Ｅ,２７Ｆのコンタクトホールが、端子電極２９Ｃ,２９Ｄのビアホールの内側に形成されている。そして、樹脂層３１のうち端子電極２９Ｃ,２９Ｄの一部と対向する部分には、矩形状の開口３１Ｅ，３１Ｆが形成されている。
図１８は、Ｓｉ基板１０に形成されている再配線層４０の樹脂層数が、図１４に示す場合よりも増加した例を示す。この例では、再配線層４０は、樹脂層２８の開口２８Ａ，２８Ｂおよびその表面に形成された中間配線電極２７Ｇ,２７Ｈを含んでいる。この中間配線電極２７Ｇ,２７Ｈは、中間配線電極２７Ａ,２７Ｂと同形状であり、狭幅部が導通している。
また、再配線層４０は、樹脂層２８に形成された樹脂層３２を含んでいる。この樹脂層３２には開口３２Ａ，３２Ｂが形成されていて、その開口３２Ａ，３２Ｂおよび樹脂層３２の表面に端子電極２９Ｅ，２９Ｆが形成されている。端子電極２９Ｅ，２９Ｆは、中間配線電極２７Ｇ,２７Ｈと導通している。そして、樹脂層３２には、開口３４Ａ，３４Ｂが形成された樹脂層３４がさらに形成されている。開口３４Ａ，３４Ｂは、端子電極２９Ｅ，２９Ｆの一部と対向する位置に形成されている。
図１９は、中間配線電極が図１４に示す中間配線電極２７Ａ,２７Ｂと異なる形状とした例を示す。この例に示す再配線層５０は中間配線電極３５Ａ，３５Ｂを含んでいる。中間配線電極３５Ａ，３５Ｂは、樹脂層２２の開口２２Ａ，２２Ｂおよび樹脂層２２の表面に形成されている。中間配線電極３５Ａ，３５Ｂは、中央部にコンタクトホールを有し、パッドＰ１，Ｐ２と導通している。また、中間配線電極３５Ａ，３５Ｂは、両端部に狭幅部を有している。
樹脂層２２に形成される樹脂層２８には、四つの開口２８Ｃ，２８Ｄ，２８Ｅ，２８Ｆが形成されている。開口２８Ｃ，２８Ｅおよび樹脂層２８の表面には端子電極２９Ｇが形成され、開口２８Ｄ，２８Ｆおよび樹脂層２８の表面には端子電極２９Ｈが形成されている。端子電極２９Ｇ，２９Ｈのうち、開口２８Ｃ，２８Ｄ，２８Ｅ，２８Ｆに形成されている部分は中間配線電極３５Ａ，３５Ｂと導通している。
以上説明した図１７〜図１９のＥＳＤ保護デバイスも、実施形態１，２と同様、Ｓｉ基板１０にＳｉＮ保護膜２１と、ＳｉＮ保護膜２１より低誘電率の樹脂層２２とが形成されている。このため、Ｓｉ基板１０と中間配線電極との間に発生する寄生容量を軽減できる。また、Ｓｉ基板１０と中間配線電極との距離のばらつきをなくすことで、発生する寄生容量のばらつきをも抑制できる。その結果、ＥＳＤ保護デバイスを設けた高周波回路のインピーダンスのずれを軽減でき、高周波回路の信号ロスを軽減できる。
なお、図１７〜図１９において、中間配線電極２７Ｅ,２７Ｆ，２７Ｇ，２７Ｈ，３５Ａ，３５Ｂは、中間配線電極２７Ａ,２７Ｂと同様、スパッタリングにより、Ｔｉ／Ｃｕ／Ｔｉ電極として形成されている。また、端子電極２９Ｃ,２９Ｄ，２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈは、端子電極２９Ａ，２９Ｂと形状が異なるものの、端子電極２９Ａ，２９Ｂと同一の材料・製法により形成される。各樹脂層３１，３２，３４は、樹脂層２２，２６と同じ製法により形成される。
また、上述の実施形態では、ツェナーダイオードを有するＥＳＤ保護デバイスについて説明したが、これに限定されず、ＥＳＤ保護デバイスは、例えばＰＮＰ型半導体、またはＮＰＮ型半導体を有したものであってもよい。
１，２−ＥＳＤ保護デバイス（半導体装置）
１０−Ｓｉ基板（半導体基板）
１０Ａ−ＥＳＤ保護回路
１１，１２，１３−素子形成領域
２０，３０，４０，５０−再配線層
２１−ＳｉＮ保護膜
２２，２６，２８，３１，３２,３４−樹脂層
２２Ａ，２２Ｂ−開口
２３Ａ，２３Ｂ−Ｃｕ／Ｔｉ電極
２４Ａ，２４Ｂ−Ａｕ／Ｎｉ電極
２５Ａ，２５Ｂ−端子電極
２６Ａ，２６Ｂ−開口
２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ,２７Ｅ，２７Ｆ、２７Ｇ，２７Ｈ−中間配線電極
２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅ，２８Ｆ−開口
２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ,２９Ｅ，２９Ｆ，２９Ｇ，２９Ｈ−端子電極
３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１Ｆ−開口
３２Ａ，３２Ｂ−開口
３４Ａ，３４Ｂ−開口
３５Ａ，３５Ｂ−中間配線電極
Ｄ１，Ｄ２，Ｄ３，Ｄ４−ダイオード（機能素子）
Ｄｚ−ツェナーダイオード（機能素子）
Ｐ１−ポート（金属膜）
Ｐ２−ポート（金属膜）
樹脂層の誘電率を保護膜層よりも低くすることで、配線電極と半導体基板との間に発生する寄生容量を抑制できる。

Claims (3)

  1. 機能素子に形成された半導体基板と、
    前記半導体基板の表面に形成され、前記機能素子と導通している金属膜と、
    前記半導体基板の表面と対向している配線電極と、前記金属膜および前記配線電極の一部を導通させるコンタクトホールとを含む再配線層と、
    を備え、
    前記再配線層は、
    前記コンタクトホールが接している領域以外の前記金属膜の一部を覆うように、前記半導体基板の表面に形成された保護膜層と、
    前記保護膜層より誘電率が低く、前記保護膜層および前記配線電極の間に形成された樹脂層と、
    を含む、半導体装置。
  2. 前記保護膜層は前記コンタクトホールから離れるに従い厚くなるよう形成され、
    前記樹脂層は前記コンタクトホールから離れるに従い薄くなるよう形成されている、
    請求項１に記載の半導体装置。
  3. 前記配線電極は、
    前記コンタクトホールが接している領域から離れるに従い、前記半導体基板との対向面積が小さくなる形状である、
    請求項１または２に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666576B2 (en) * 2014-11-13 2017-05-30 Mediatek Inc. Electrostatic discharge (ESD) protection device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2525774A (en) * 2013-02-28 2015-11-04 Murata Manufacturing Co Semiconductor device
CN205104477U (zh) 2013-04-05 2016-03-23 株式会社村田制作所 Esd保护器件
JP6532848B2 (ja) 2016-09-15 2019-06-19 株式会社東芝 半導体装置
US10276518B2 (en) * 2017-03-21 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement in fan out packaging including magnetic structure around transmission line
US10578800B2 (en) * 2017-06-06 2020-03-03 Sifotonics Technologies Co., Ltd. Silicon photonic integrated circuit with electrostatic discharge protection mechanism for static electric shocks
KR20200004407A (ko) 2017-06-15 2020-01-13 닛폰세이테츠 가부시키가이샤 스프링강용 압연 선재
CN209249442U (zh) * 2017-08-10 2019-08-13 株式会社村田制作所 Esd保护器件以及信号传输线路
TWI745595B (zh) * 2018-06-05 2021-11-11 源芯半導體股份有限公司 靜電放電防護元件
JP7055534B2 (ja) * 2018-09-10 2022-04-18 株式会社東芝 半導体装置の製造方法
JP7154913B2 (ja) 2018-09-25 2022-10-18 株式会社東芝 半導体装置及びその製造方法
FR3094838B1 (fr) 2019-04-05 2022-09-16 St Microelectronics Tours Sas Dispositif de protection contre des décharges électrostatiques
FR3094837B1 (fr) * 2019-04-05 2022-09-09 St Microelectronics Tours Sas Dispositif de protection contre des décharges électrostatiques
WO2023058555A1 (ja) * 2021-10-04 2023-04-13 株式会社村田製作所 過渡電圧吸収素子
US20230307440A1 (en) * 2022-03-23 2023-09-28 Nxp B.V. Double io pad cell including electrostatic discharge protection scheme with reduced latch-up risk

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158758A (ja) * 2002-11-08 2004-06-03 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004281898A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005032782A (ja) * 2003-07-08 2005-02-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005340573A (ja) * 2004-05-28 2005-12-08 Fujikura Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP2006173476A (ja) * 2004-12-17 2006-06-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2008141136A (ja) * 2006-12-05 2008-06-19 Ngk Spark Plug Co Ltd 多層配線基板及び素子搭載装置
JP2008277742A (ja) * 2007-01-31 2008-11-13 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2010278040A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2906576B2 (ja) 1990-05-11 1999-06-21 日産自動車株式会社 半導体装置
JP2924088B2 (ja) * 1990-05-23 1999-07-26 日本電気株式会社 半導体装置
FR2683947B1 (fr) 1991-11-18 1994-02-18 Sgs Thomson Microelectronics Sa Diode de protection monolithique basse tension a faible capacite.
JPH05268123A (ja) 1992-03-19 1993-10-15 Fujitsu Ltd 双方向給電回路
JP2774906B2 (ja) 1992-09-17 1998-07-09 三菱電機株式会社 薄形半導体装置及びその製造方法
JPH1154708A (ja) 1997-08-06 1999-02-26 Mitsubishi Electric Corp 半導体集積回路装置
JPH11175183A (ja) * 1997-12-12 1999-07-02 Fujitsu Ltd 半導体集積回路におけるクロック分配回路
US6538300B1 (en) 2000-09-14 2003-03-25 Vishay Intertechnology, Inc. Precision high-frequency capacitor formed on semiconductor substrate
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
JP2002252309A (ja) 2001-02-23 2002-09-06 Denso Corp 半導体チップのパッケージ構造及びパッケージ方法
JP2002262309A (ja) 2001-03-02 2002-09-13 Sanyo Electric Co Ltd ３次元撮影装置ならびに３次元形状測定システム
JP2002270720A (ja) 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4963148B2 (ja) 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003124222A (ja) 2001-10-11 2003-04-25 Hitachi Ltd 半導体装置
JP3778152B2 (ja) 2002-09-27 2006-05-24 株式会社デンソー ダイオード
US7285867B2 (en) * 2002-11-08 2007-10-23 Casio Computer Co., Ltd. Wiring structure on semiconductor substrate and method of fabricating the same
US7291923B1 (en) * 2003-07-24 2007-11-06 Xilinx, Inc. Tapered signal lines
JP4735929B2 (ja) 2004-08-03 2011-07-27 株式会社村田製作所 誘電体薄膜キャパシタの製造方法、及び誘電体薄膜キャパシタ
JP2006141136A (ja) 2004-11-12 2006-06-01 Yaskawa Electric Corp ドライブ制御装置
US7880223B2 (en) 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US7781826B2 (en) 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7571153B2 (en) 2005-03-28 2009-08-04 Microsoft Corporation Systems and methods for performing streaming checks on data format for UDTs
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7489488B2 (en) 2005-10-19 2009-02-10 Littelfuse, Inc. Integrated circuit providing overvoltage protection for low voltage lines
JP2007123538A (ja) 2005-10-27 2007-05-17 Matsushita Electric Ind Co Ltd サージ保護用半導体装置及びその製造方法
TWI303872B (en) 2006-03-13 2008-12-01 Ind Tech Res Inst High power light emitting device assembly with esd preotection ability and the method of manufacturing the same
JP2007294586A (ja) * 2006-04-24 2007-11-08 Toshiba Corp 半導体装置
DE102007020656B4 (de) 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7579632B2 (en) 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
JP5301231B2 (ja) 2008-09-30 2013-09-25 株式会社テラミクロス 半導体装置
US8089095B2 (en) 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
JP2009016882A (ja) 2008-10-20 2009-01-22 Panasonic Corp 半導体装置およびその製造方法
JP4794615B2 (ja) * 2008-11-27 2011-10-19 パナソニック株式会社 半導体装置
KR20110119776A (ko) * 2009-03-02 2011-11-02 가부시키가이샤 무라타 세이사쿠쇼 안티퓨즈 소자
CN102379037B (zh) * 2009-03-30 2015-08-19 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
US8710645B2 (en) 2009-10-19 2014-04-29 Jeng-Jye Shau Area reduction for surface mount package chips
WO2011152255A1 (ja) 2010-06-02 2011-12-08 株式会社村田製作所 Ｅｓｄ保護デバイス
WO2012023394A1 (ja) * 2010-08-18 2012-02-23 株式会社村田製作所 Ｅｓｄ保護デバイス
US8217462B2 (en) 2010-09-22 2012-07-10 Amazing Microelectronic Corp. Transient voltage suppressors
JP2012146717A (ja) * 2011-01-07 2012-08-02 Toshiba Corp Ｅｓｄ保護回路
JP2012182381A (ja) 2011-03-02 2012-09-20 Panasonic Corp 半導体装置
JP6037499B2 (ja) 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2015502921A (ja) * 2011-10-31 2015-01-29 コーニング インコーポレイテッド 縮合チオフェン、縮合チオフェンの製造方法、およびその使用
GB2525774A (en) 2013-02-28 2015-11-04 Murata Manufacturing Co Semiconductor device
US9585768B2 (en) 2013-03-15 2017-03-07 DePuy Synthes Products, Inc. Acetabular cup prosthesis alignment system and method
CN205104477U (zh) 2013-04-05 2016-03-23 株式会社村田制作所 Esd保护器件

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158758A (ja) * 2002-11-08 2004-06-03 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004281898A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005032782A (ja) * 2003-07-08 2005-02-03 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005340573A (ja) * 2004-05-28 2005-12-08 Fujikura Ltd 半導体素子、半導体装置、及び半導体素子の製造方法
JP2006173476A (ja) * 2004-12-17 2006-06-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2008141136A (ja) * 2006-12-05 2008-06-19 Ngk Spark Plug Co Ltd 多層配線基板及び素子搭載装置
JP2008277742A (ja) * 2007-01-31 2008-11-13 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2010278040A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666576B2 (en) * 2014-11-13 2017-05-30 Mediatek Inc. Electrostatic discharge (ESD) protection device

Also Published As

Publication number Publication date
GB201510735D0 (en) 2015-08-05
GB2525774A (en) 2015-11-04
US20170148707A1 (en) 2017-05-25
US9824955B2 (en) 2017-11-21
WO2014132938A1 (ja) 2014-09-04
JP2017118110A (ja) 2017-06-29
US9607976B2 (en) 2017-03-28
JP6265256B2 (ja) 2018-01-24
CN105051887A (zh) 2015-11-11
US20150364462A1 (en) 2015-12-17
CN105051887B (zh) 2018-04-17

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