JP2906576B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2906576B2 JP2906576B2 JP12004290A JP12004290A JP2906576B2 JP 2906576 B2 JP2906576 B2 JP 2906576B2 JP 12004290 A JP12004290 A JP 12004290A JP 12004290 A JP12004290 A JP 12004290A JP 2906576 B2 JP2906576 B2 JP 2906576B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に破壊耐量の高い半
導体装置に関する。
導体装置に関する。
（従来の技術） 半導体装置の高集積化は進む一方であり、高集積化に
伴う重大な問題の１つに素子分離の問題がある。素子領
域を低減させることなく、完全な素子分離おこなうべく
様々な工夫がなされている。
伴う重大な問題の１つに素子分離の問題がある。素子領
域を低減させることなく、完全な素子分離おこなうべく
様々な工夫がなされている。
その１つに、SOI（SILICON ON INSULATOR）構造があ
る。これは、絶縁物上に半導体素子領域を分離して形成
することにより、寄生素子の低減や高耐圧化をはかろう
とするものである。
る。これは、絶縁物上に半導体素子領域を分離して形成
することにより、寄生素子の低減や高耐圧化をはかろう
とするものである。
このようなSOI構造の半導体装置の１つに薄膜ダイオ
ードがある。
ードがある。
この構成の一例を第３図（ａ）に示すように、所定の
素子の作り込まれたシリコン基板１の表面を被覆する酸
化シリコン膜２の上層に、ストライプ状のｐ型多結晶シ
リコン層が形成され、このｐ型多結晶シリコン層３を挾
むように同様のストライプ状の第１のｎ＋型多結晶シリ
コン層４および第２のｎ＋型多結晶シリコン層５が形成
され、これがそれぞれカソードおよびアノードとして働
くようになっており、カソードとしての第１のｎ＋型多
結晶シリコン層４とｐ型多結晶シリコン層３との間には
第１のpn接合６が、アノードとしての第２のｎ＋型多結
晶シリコン層５とｐ型多結晶シリコン層３との間には第
２のpn接合７が形成される。第３図（ｂ）はその等価回
路図である（“Novel Gate−Protection Device for MO
SFETs",I.Yoshida T.Okabe,K.Ashikawa,and S.Ootaka,P
roceedings of the 14th Conference（1982 Internatio
nal）on Solid State Devices,Tokyo,1982,Japanese Jo
urnal of Applied Physics,vol.22（1983）Supplement
22−1,pp.81−84）。
素子の作り込まれたシリコン基板１の表面を被覆する酸
化シリコン膜２の上層に、ストライプ状のｐ型多結晶シ
リコン層が形成され、このｐ型多結晶シリコン層３を挾
むように同様のストライプ状の第１のｎ＋型多結晶シリ
コン層４および第２のｎ＋型多結晶シリコン層５が形成
され、これがそれぞれカソードおよびアノードとして働
くようになっており、カソードとしての第１のｎ＋型多
結晶シリコン層４とｐ型多結晶シリコン層３との間には
第１のpn接合６が、アノードとしての第２のｎ＋型多結
晶シリコン層５とｐ型多結晶シリコン層３との間には第
２のpn接合７が形成される。第３図（ｂ）はその等価回
路図である（“Novel Gate−Protection Device for MO
SFETs",I.Yoshida T.Okabe,K.Ashikawa,and S.Ootaka,P
roceedings of the 14th Conference（1982 Internatio
nal）on Solid State Devices,Tokyo,1982,Japanese Jo
urnal of Applied Physics,vol.22（1983）Supplement
22−1,pp.81−84）。
このような薄膜ダイオードは、例えばMOSFET8のゲー
ト保護に用いられる。
ト保護に用いられる。
すなわち、その一例を第４図（ａ）に示すように、MO
SFET8のゲートとソースとの間にこの薄膜ダイオード対
が接続されている。
SFET8のゲートとソースとの間にこの薄膜ダイオード対
が接続されている。
このような構成では、平常時は、薄膜ダイオードの第
１又は第２のpn接合の内のいずれかが逆バイアスされて
おり、MOSFET8のゲートからソースへ電流が流れること
はない。ところが、ゲートパッドなどを介して逆バイア
スされている第１又は第２のpn接合の耐圧よりも高いサ
ージ電圧が印加されると、第１又は第２のpn接合が降伏
し、ゲートに高い電圧がかからないようになる。
１又は第２のpn接合の内のいずれかが逆バイアスされて
おり、MOSFET8のゲートからソースへ電流が流れること
はない。ところが、ゲートパッドなどを介して逆バイア
スされている第１又は第２のpn接合の耐圧よりも高いサ
ージ電圧が印加されると、第１又は第２のpn接合が降伏
し、ゲートに高い電圧がかからないようになる。
従って、第１および第２のpn接合の耐圧をゲート酸化
膜の破壊電圧よりも低く設計しておくようにすることに
よって、ゲート酸化膜を高い電圧印加による破壊から保
護することが可能となる。
膜の破壊電圧よりも低く設計しておくようにすることに
よって、ゲート酸化膜を高い電圧印加による破壊から保
護することが可能となる。
このような保護回路を例えば第４図（ｂ）に平面図、
第４図（ｃ）に断面図を示すように形成される。
第４図（ｃ）に断面図を示すように形成される。
ここで、９はアノードコンタクト、10はカソードコン
タクト、11はゲートパッドである。
タクト、11はゲートパッドである。
この薄膜ダイオードは、酸化シリコン膜２上に形成さ
れたゲートパッド11を中心にして、この周りにストライ
プ状の第１のｎ＋型多結晶シリコン層４、ストライプ状
のｐ型多結晶シリコン層３、第２のｎ＋型多結晶シリコ
ン層５が順次外方に向かって形成されてなるものであ
る。そしてこのカソードとして作用する第１のｎ＋型多
結晶シリコン層４上にはカソードコンタクト10が形成さ
れているとともに、アノードとして作用する第２のｎ＋
型多結晶シリコン層５上にはアノードコンタクト９が形
成されている。
れたゲートパッド11を中心にして、この周りにストライ
プ状の第１のｎ＋型多結晶シリコン層４、ストライプ状
のｐ型多結晶シリコン層３、第２のｎ＋型多結晶シリコ
ン層５が順次外方に向かって形成されてなるものであ
る。そしてこのカソードとして作用する第１のｎ＋型多
結晶シリコン層４上にはカソードコンタクト10が形成さ
れているとともに、アノードとして作用する第２のｎ＋
型多結晶シリコン層５上にはアノードコンタクト９が形
成されている。
そしてこのカソードコンタクト10およびアノードコン
タクト９を介してカソードおよびアノードはそれぞれゲ
ートパッド11およびソースパッド（図示せず）に接続さ
れている。12は層間絶縁膜としてのPSG膜である。
タクト９を介してカソードおよびアノードはそれぞれゲ
ートパッド11およびソースパッド（図示せず）に接続さ
れている。12は層間絶縁膜としてのPSG膜である。
このような薄膜ダイオードの破壊耐量は接合の長さす
なわち接合幅が大きくなると増大するといわれており、
“薄膜抵抗およびダイオードの熱破壊解析”、クライソ
ン・トロンナムチャイ 電子通信学会 シリコン材料・
デバイス研究会報告、SDM89−109、pp53−57（1989年９
月22日）によると破壊耐量パワーは接合幅Ｗに比例して
いると言われている。
なわち接合幅が大きくなると増大するといわれており、
“薄膜抵抗およびダイオードの熱破壊解析”、クライソ
ン・トロンナムチャイ 電子通信学会 シリコン材料・
デバイス研究会報告、SDM89−109、pp53−57（1989年９
月22日）によると破壊耐量パワーは接合幅Ｗに比例して
いると言われている。
このことから考えらると、pn接合間距離Ｌをなるべく
小さし、第５図に示すように蛇行パターンをなすように
することにより、接合幅Ｗを大きくすることが可能とな
る。
小さし、第５図に示すように蛇行パターンをなすように
することにより、接合幅Ｗを大きくすることが可能とな
る。
しかしながら、このようなパターンを形成すると、pn
接合のうちカソードコンタクト10およびアノードコンタ
クト９から遠い部分Ｒができる。従って、このコンタク
トから遠い部分Ｒを通る降伏電流は、薄膜多結晶シリコ
ン層4,5を流れ、大きな抵抗を受ける。その結果、降伏
電流が偏って流れ、破壊耐量の低下を招くことになる。
接合のうちカソードコンタクト10およびアノードコンタ
クト９から遠い部分Ｒができる。従って、このコンタク
トから遠い部分Ｒを通る降伏電流は、薄膜多結晶シリコ
ン層4,5を流れ、大きな抵抗を受ける。その結果、降伏
電流が偏って流れ、破壊耐量の低下を招くことになる。
そこで、pn接合からカソードコンタクト10およびアノ
ードコンタクト９までの距離を一定に保ちながら接合幅
Ｗを大きくする構造として第６図に示すように、四角配
置の正方形セルパターンを用いたものが考えられてい
る。
ードコンタクト９までの距離を一定に保ちながら接合幅
Ｗを大きくする構造として第６図に示すように、四角配
置の正方形セルパターンを用いたものが考えられてい
る。
しかしながらこの構造では、各セルのアノード５はカ
ソード４に囲まれているため、アノードの配線にはカソ
ード４を配線する配線層とは別に形成する必要がある。
ソード４に囲まれているため、アノードの配線にはカソ
ード４を配線する配線層とは別に形成する必要がある。
このように配線層の数が増えると製造プロエスが複雑
になり、コストの向上および信頼性の低下につながる。
になり、コストの向上および信頼性の低下につながる。
そして、第１および第２のpn接合間の距離Ｌを小さく
し、接合幅Ｗを大きくするために工夫がなされている。
しかしながら、製造工程の面からは、微細化に際して
は、製造プロセスが複雑となる上、コストの高騰および
信頼性低下の原因となる。
し、接合幅Ｗを大きくするために工夫がなされている。
しかしながら、製造工程の面からは、微細化に際して
は、製造プロセスが複雑となる上、コストの高騰および
信頼性低下の原因となる。
そこで、熱破壊と第１および第２のpn接合間の距離Ｌ
等の関係について種々の研究を重ねた結果、本発明者
は、次のような関係を発見した。
等の関係について種々の研究を重ねた結果、本発明者
は、次のような関係を発見した。
本発明者の解析結果によると、第１および第２のpn接
合間の距離Ｌがある値L0以下となると破壊耐量は幅Ｗの
値に直接的に依存しなくなることがわかった。その値L0
は次式で示される。
合間の距離Ｌがある値L0以下となると破壊耐量は幅Ｗの
値に直接的に依存しなくなることがわかった。その値L0
は次式で示される。
Ksi:多結晶シリコン層の熱伝導率、 tsi:多結晶シリコン層の厚み （Σtsub/Ksub）：絶縁性基板（シリコン基板と酸化シ
リコン層）を構成している材料の単位面積辺りの熱抵抗
総和 すなわち、シリコン基板１と酸化シリコン層２によっ
て構成された絶縁性基板の場合、この熱抵抗総和は次の
ように計算することができる。
リコン層）を構成している材料の単位面積辺りの熱抵抗
総和 すなわち、シリコン基板１と酸化シリコン層２によっ
て構成された絶縁性基板の場合、この熱抵抗総和は次の
ように計算することができる。
（Σtsub/Ksub）＝tox(2)/Kox(2) ＋tSi(1)/KSi(1) ……（２） tox(2):酸化シリコン膜の膜厚 tSi(1):シリコン基板の厚さ KSi(1):シリコン基板の熱伝導率 Kox(2);酸化シリコン膜の熱伝導率 ここで破壊耐量が幅Ｗに直接的に依存しなくなること
は次のように説明できる。すなわち、第１および第２の
pn接合間の距離Ｌがある値L0より大きいときは、第１の
pn接合から発生した熱が多結晶シリコン薄膜内を横方向
に拡散しながら酸化シリコン膜を通って下方向のシリコ
ン基板に向かって逃げていく。このときの破壊パワーは
熱が幅Ｗから一様に拡散しているために幅Ｗのみに比例
する。
は次のように説明できる。すなわち、第１および第２の
pn接合間の距離Ｌがある値L0より大きいときは、第１の
pn接合から発生した熱が多結晶シリコン薄膜内を横方向
に拡散しながら酸化シリコン膜を通って下方向のシリコ
ン基板に向かって逃げていく。このときの破壊パワーは
熱が幅Ｗから一様に拡散しているために幅Ｗのみに比例
する。
ところが、第１および第２のpn接合間の距離Ｌがある
値L0以下になると、横方向に十分な距離がなく、熱は多
結晶シリコン薄膜内を十分に拡散できないまま、シリコ
ン基板へ拡散しなければならない。この場合、多結晶シ
リコン薄膜全体が熱せられ、温度は一様に上昇する。従
って、破壊パワーは、幅Ｗに比例せず、面積Ａ（LW）に
比例する。
値L0以下になると、横方向に十分な距離がなく、熱は多
結晶シリコン薄膜内を十分に拡散できないまま、シリコ
ン基板へ拡散しなければならない。この場合、多結晶シ
リコン薄膜全体が熱せられ、温度は一様に上昇する。従
って、破壊パワーは、幅Ｗに比例せず、面積Ａ（LW）に
比例する。
その様子を第７図（ａ）および第７図（ｂ）に示す。
第７図（ａ）はＬ＞L0,第７図（ｂ）はＬ＜L0のときの
多結晶シリコン薄膜内の温度分布を示す。ここでは、ア
ノードに耐圧以上の正の電位が印加された場合を示す。
この場合、逆バイアスされるのは第２のpn接合７であ
り、第７図（ａ）からあきらかなようにＬ＞L0の場合で
は、例べばＳで示す部分のように熱の拡散に寄与しない
無駄な領域が存在する。従って、同一面積上ではＬを小
さくし、Ｗを大きくすると破壊耐量が向上する。ところ
が第７図（ｂ）に示すように、Ｌ＜L0になると多結晶シ
リコン薄膜の温度が一様になり、熱拡散に寄与しない領
域がなくなる。従って、破壊耐量は面積に比例すること
になり、これ以上Ｌを小さくし、Ｗを大きくしても破壊
耐量は向上しない。
第７図（ａ）はＬ＞L0,第７図（ｂ）はＬ＜L0のときの
多結晶シリコン薄膜内の温度分布を示す。ここでは、ア
ノードに耐圧以上の正の電位が印加された場合を示す。
この場合、逆バイアスされるのは第２のpn接合７であ
り、第７図（ａ）からあきらかなようにＬ＞L0の場合で
は、例べばＳで示す部分のように熱の拡散に寄与しない
無駄な領域が存在する。従って、同一面積上ではＬを小
さくし、Ｗを大きくすると破壊耐量が向上する。ところ
が第７図（ｂ）に示すように、Ｌ＜L0になると多結晶シ
リコン薄膜の温度が一様になり、熱拡散に寄与しない領
域がなくなる。従って、破壊耐量は面積に比例すること
になり、これ以上Ｌを小さくし、Ｗを大きくしても破壊
耐量は向上しない。
（発明が解決しようとする課題） このように、従来の薄膜ダイオードでは、破壊耐量を
上げるために、接合幅Ｗを大きくし、かつpn接合からの
距離を一定にする必要があったため、多層配線を用いる
必要があり、製造プロセスが複雑となる上、コストの高
騰および信頼性低下の原因となっていた。
上げるために、接合幅Ｗを大きくし、かつpn接合からの
距離を一定にする必要があったため、多層配線を用いる
必要があり、製造プロセスが複雑となる上、コストの高
騰および信頼性低下の原因となっていた。
さらにまた、接合幅Ｗを大きくしても、Ｌ＜L0になる
と多結晶シリコン薄膜の温度が一様になり、これ以上Ｌ
を小さくし、Ｗを大きくしても破壊耐量は向上しなくな
るという問題があった。
と多結晶シリコン薄膜の温度が一様になり、これ以上Ｌ
を小さくし、Ｗを大きくしても破壊耐量は向上しなくな
るという問題があった。
このような問題は、薄膜ダイオードのみならず、他の
pn接合を有する薄膜半導体装置にもいえる問題であっ
た。
pn接合を有する薄膜半導体装置にもいえる問題であっ
た。
本発明は、前記実情に鑑みてなされたもので、占有面
積が小さく破壊耐量の高い半導体装置を提供することを
目的とする。
積が小さく破壊耐量の高い半導体装置を提供することを
目的とする。
（課題を解決するための手段） そこで本発明では、単一もしくは複数のアノードコン
タクトとカソードコンタクトとが２つ以上のpn接合を隔
てて互い違いに形成され、各々のpn接合がこれらアノー
ドコンタクトとカソードコンタクトとの間を蛇行するよ
うな平面パターン形状をなすように形成されている。
タクトとカソードコンタクトとが２つ以上のpn接合を隔
てて互い違いに形成され、各々のpn接合がこれらアノー
ドコンタクトとカソードコンタクトとの間を蛇行するよ
うな平面パターン形状をなすように形成されている。
（作用） 上記半導体装置によれば、各々のpn接合が蛇行パター
ンをなしているため、接合幅Ｗを大きくとることができ
る。しかしながら、上述した解析結果からも明らかなよ
うに、ＬをL0程度以下とした時は、破壊耐量は、Ｗのみ
には依存せずLWに依存するためＬをL0よりも大幅に小さ
くする必要はなく、製造が容易である。ここでL0は以下
に式で示すように熱量の総和から求められる値である。
ンをなしているため、接合幅Ｗを大きくとることができ
る。しかしながら、上述した解析結果からも明らかなよ
うに、ＬをL0程度以下とした時は、破壊耐量は、Ｗのみ
には依存せずLWに依存するためＬをL0よりも大幅に小さ
くする必要はなく、製造が容易である。ここでL0は以下
に式で示すように熱量の総和から求められる値である。
また、各々のpn接合がアノードコンタクトとカーソド
コンタクトとの間を蛇行するように形成されているた
め、pn接合とコンタクトとの距離を小さくすろことが可
能となる。
コンタクトとの間を蛇行するように形成されているた
め、pn接合とコンタクトとの距離を小さくすろことが可
能となる。
また、アノードコンタクトもカソードコンタクトも互
いに他方によって囲まれることがないため、コンタクト
の配線も２層構造にする必要はなく形成が容易である。
いに他方によって囲まれることがないため、コンタクト
の配線も２層構造にする必要はなく形成が容易である。
従って、構造が簡単で破壊耐量の高い半導体装置を得
ることができる。
ることができる。
ここでは、特に隣接するpn接合間の距離Ｌは 以下であり、隣接しているカソードコンタクトおよびア
ノードコンタクト間の距離L1はこのL0の1/2以下である
のが望ましい。
ノードコンタクト間の距離L1はこのL0の1/2以下である
のが望ましい。
このようにＬ＜L0とすることにより、熱拡散に寄与し
ない領域はなくなり、破壊耐量は接合幅Ｗのみに依存す
ることなく、前述したように素子面積に依存して破壊パ
ワーが決まることになる。
ない領域はなくなり、破壊耐量は接合幅Ｗのみに依存す
ることなく、前述したように素子面積に依存して破壊パ
ワーが決まることになる。
また、隣接しているカソードコンタクトおよびアノー
ドコンタクト間の距離をこのL0を1/2以下とすることに
より、最もコンタクトに遠い部分でもコンタクトからpn
接合までの距離は、このL0以下となり、抵抗の増大を防
ぐことができる。
ドコンタクト間の距離をこのL0を1/2以下とすることに
より、最もコンタクトに遠い部分でもコンタクトからpn
接合までの距離は、このL0以下となり、抵抗の増大を防
ぐことができる。
（実施例） 次に、本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
本発明実施例の半導体装置は、大１図に平面パターン
を示すように、アノードコンタクト９およびカソードコ
ンタクト10が、第１および第２のpn接合6,7を隔てて形
成されており、第１および第２のpn接合6,7は、アノー
ドコンタクト９およびカソードコンタクト10の間を蛇行
するように形成されている。
を示すように、アノードコンタクト９およびカソードコ
ンタクト10が、第１および第２のpn接合6,7を隔てて形
成されており、第１および第２のpn接合6,7は、アノー
ドコンタクト９およびカソードコンタクト10の間を蛇行
するように形成されている。
他部については、第３図に示した従来例薄膜ダイオー
ドと同様である。
ドと同様である。
ここで、第１のpn接合６と第２のpn接合７との距離を
L,第１および第２のpn接合6,7からアノードコンタクト
９およびカソードコンタクト10の間の距離をL1、薄膜ダ
イオード全体の距離をL2,第１および第２のpn接合の接
合幅をW,薄膜ダイオード全体の幅をW2とする。
L,第１および第２のpn接合6,7からアノードコンタクト
９およびカソードコンタクト10の間の距離をL1、薄膜ダ
イオード全体の距離をL2,第１および第２のpn接合の接
合幅をW,薄膜ダイオード全体の幅をW2とする。
この図から明らかなように、第１および第２のpn接合
6,7は、アノードコンタクト９およびカソードコンタク
ト10の間を蛇行するように形成されているため、第１お
よび第２のpn接合の接合幅Ｗは薄膜ダイオード全体の幅
W2よりも大きい。
6,7は、アノードコンタクト９およびカソードコンタク
ト10の間を蛇行するように形成されているため、第１お
よび第２のpn接合の接合幅Ｗは薄膜ダイオード全体の幅
W2よりも大きい。
従って、破壊耐量がより増大する。
また、アノードコンタクト９およびカソードコンタク
ト10は、互いに他方によって囲まれることがないため、
コンタクトの配線も２層構造にする必要はなく形成が容
易である。
ト10は、互いに他方によって囲まれることがないため、
コンタクトの配線も２層構造にする必要はなく形成が容
易である。
さらに，第１および第２のpn接合6,7は、アノードコ
ンタクト９およびカソードコンタクト10の間を蛇行する
ように形成され、これらの距離は一定以下に保たれてい
るため、pn接合がコンタクトから遠ざかって、抵抗によ
る損失が大きくなる事もない。
ンタクト９およびカソードコンタクト10の間を蛇行する
ように形成され、これらの距離は一定以下に保たれてい
るため、pn接合がコンタクトから遠ざかって、抵抗によ
る損失が大きくなる事もない。
また、第１および第２のpn接合間の距離ＬをL0程度、
第１および第２のpn接合6,7からアノードコンタクト９
およびカソードコンタクト10の間の距離L1をL0の半分程
度としたとき破壊耐量は最大値に達する。すなわち、距
離L1をL0の半分程度としたとき、熱拡散を寄与しない領
域はなくなり、破壊耐量は接合幅Ｗに依存することな
く、前述したように素子面積にW2L2に比例する。
第１および第２のpn接合6,7からアノードコンタクト９
およびカソードコンタクト10の間の距離L1をL0の半分程
度としたとき破壊耐量は最大値に達する。すなわち、距
離L1をL0の半分程度としたとき、熱拡散を寄与しない領
域はなくなり、破壊耐量は接合幅Ｗに依存することな
く、前述したように素子面積にW2L2に比例する。
また、隣接しているカソードコンタクトおよびアノー
ドコンタクト間の距離をこのL0の1/2以下とすることに
より、最もコンタクトに遠い部分でもコンタクトからpn
接合までの距離は、このL0以下となり、抵抗の増大を防
ぐことができる。
ドコンタクト間の距離をこのL0の1/2以下とすることに
より、最もコンタクトに遠い部分でもコンタクトからpn
接合までの距離は、このL0以下となり、抵抗の増大を防
ぐことができる。
従って、従来のような微細加工が不要となる。
また、本発明の他の実施例として、第２図に示すよう
に、４つのpn接合が交互に形成された２つのアノードコ
ンタクト９および２つのカソードコンタクト10の間を蛇
行するように形成しても良い。他部については、前記第
１の実施例と同様である。
に、４つのpn接合が交互に形成された２つのアノードコ
ンタクト９および２つのカソードコンタクト10の間を蛇
行するように形成しても良い。他部については、前記第
１の実施例と同様である。
この場合の薄膜ダイオードの耐圧は前記実施例の場合
の約２倍となる。
の約２倍となる。
なお、前記実施例では薄膜ダイオードについて説明し
たが、薄膜ダイオードに限定されるものではなく、トラ
ンジスタなどpn接合を有する薄膜半導体装置に対して適
用可能である。
たが、薄膜ダイオードに限定されるものではなく、トラ
ンジスタなどpn接合を有する薄膜半導体装置に対して適
用可能である。
以上説明してきたように、本発明によれば、単一もし
くは複数のアノードコンタクトとカソードコンタクトと
が２つ以上のpn接合を隔てて互いに違いに形成され、各
々のpn接合がこれらアノードコンタクトとカソードコン
タクトとの間を蛇行するような平面パターン形状をなす
ように形成されているため、構造が簡単で破壊耐量の高
い半導体装置を得ることができる。
くは複数のアノードコンタクトとカソードコンタクトと
が２つ以上のpn接合を隔てて互いに違いに形成され、各
々のpn接合がこれらアノードコンタクトとカソードコン
タクトとの間を蛇行するような平面パターン形状をなす
ように形成されているため、構造が簡単で破壊耐量の高
い半導体装置を得ることができる。
第１図は本発明実施例の薄膜ダイオードを示す図、第２
図は本発明の他の実施例の薄膜ダイオードを示す図、第
３図（ａ）は従来例の薄膜ダイオードを示す図、第３図
（ｂ）は同薄膜ダイオードの等価回路図、第４図（ａ）
は従来例の薄膜ダイオードをMOSFETの保護回路に用いた
場合の等価回路を示す図、第４図（ｂ）は同装置の平面
図、第４図（ｃ）は同装置の断面図、第５図は他の従来
例の薄膜ダイオードの平面配置を示す図、第６図はさら
に他の従来例の薄膜ダイオードの平面配置を示す図、第
７図（ａ）および第７図（ｂ）は従来例の薄膜ダイオー
ドの熱拡散の様子を示す図である。 １……シリコン基板、２……酸化シリコン膜、３……ｎ
型多結晶シリコン層、４……第１のｎ＋型多結晶シリコ
ン層、５……第２のｎ＋型多結晶シリコン層、６……第
１のpn接合、７……第２のpn接合、８……MOSFET、９…
…アノードコンタクト、10……カソードコンタクト、11
……ゲートパッド、12……PSG膜。
図は本発明の他の実施例の薄膜ダイオードを示す図、第
３図（ａ）は従来例の薄膜ダイオードを示す図、第３図
（ｂ）は同薄膜ダイオードの等価回路図、第４図（ａ）
は従来例の薄膜ダイオードをMOSFETの保護回路に用いた
場合の等価回路を示す図、第４図（ｂ）は同装置の平面
図、第４図（ｃ）は同装置の断面図、第５図は他の従来
例の薄膜ダイオードの平面配置を示す図、第６図はさら
に他の従来例の薄膜ダイオードの平面配置を示す図、第
７図（ａ）および第７図（ｂ）は従来例の薄膜ダイオー
ドの熱拡散の様子を示す図である。 １……シリコン基板、２……酸化シリコン膜、３……ｎ
型多結晶シリコン層、４……第１のｎ＋型多結晶シリコ
ン層、５……第２のｎ＋型多結晶シリコン層、６……第
１のpn接合、７……第２のpn接合、８……MOSFET、９…
…アノードコンタクト、10……カソードコンタクト、11
……ゲートパッド、12……PSG膜。
Claims (1)
- 【請求項１】半導体基板表面を被覆する絶縁膜上に形成
された半導体薄膜内に、 単一もしくは複数のアノードコンタクトとカソードコン
タクトとが２つ以上のpn接合を隔てて互い違いに形成さ
れ、各々のpn接合がこれらアノードコンタクトとカソー
ドコンタクトとの間を蛇行するような平面パターン形状
をなすように形成された薄膜半導体装置を含むようにし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12004290A JP2906576B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12004290A JP2906576B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0417375A JPH0417375A (ja) | 1992-01-22 |
| JP2906576B2 true JP2906576B2 (ja) | 1999-06-21 |
Family
ID=14776461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12004290A Expired - Fee Related JP2906576B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906576B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010017834A (ja) * | 2008-07-14 | 2010-01-28 | Central Motor Co Ltd | マテリアルハンド用クランプ機構 |
| JPWO2014132938A1 (ja) | 2013-02-28 | 2017-02-02 | 株式会社村田製作所 | 半導体装置およびｅｓｄ保護デバイス |
| CN205081096U (zh) * | 2013-02-28 | 2016-03-09 | 株式会社村田制作所 | Esd保护器件 |
| CN205508776U (zh) | 2013-02-28 | 2016-08-24 | 株式会社村田制作所 | 半导体装置 |
| WO2014162795A1 (ja) | 2013-04-05 | 2014-10-09 | 株式会社村田製作所 | Ｅｓｄ保護デバイス |
-
1990
- 1990-05-11 JP JP12004290A patent/JP2906576B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0417375A (ja) | 1992-01-22 |
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| LAPS | Cancellation because of no payment of annual fees |