JPH0417375A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0417375A JPH0417375A JP12004290A JP12004290A JPH0417375A JP H0417375 A JPH0417375 A JP H0417375A JP 12004290 A JP12004290 A JP 12004290A JP 12004290 A JP12004290 A JP 12004290A JP H0417375 A JPH0417375 A JP H0417375A
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Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、半導体装置に係り、特に破壊耐量の高い半導
体装置に関する。
体装置に関する。
(従来の技術)
半導体装置の高集積化は進む一方であり、高集積化に伴
う重大な問題の1つに素子分離の問題かある。素子領域
を低減させることなく、完全な素子分離をおこなうべく
様々な工夫がなされている。
う重大な問題の1つに素子分離の問題かある。素子領域
を低減させることなく、完全な素子分離をおこなうべく
様々な工夫がなされている。
その1つに、S OI (SILICON ON l
N5ULATOR)構造がある。これは、絶縁物上に半
導体素子領域を分離して形成することにより、寄生素子
の低減や高耐圧化をはかろうとするものである。
N5ULATOR)構造がある。これは、絶縁物上に半
導体素子領域を分離して形成することにより、寄生素子
の低減や高耐圧化をはかろうとするものである。
このようなSol構造の半導体装置の1つに薄膜ダイオ
ードがある。
ードがある。
この構成の一例を第3図(a)に示すように、所定の素
子の作り込まれたシリコン基板1の表面を被覆する酸化
シリコン膜2の上層に、ストライプ状のp型子結晶シリ
コン層が形成され、このp型子結晶シリコン層3を挾む
ように同様のストライブ状の第1のn生型多結晶シリコ
ン層4および第2のn十型多結晶シリコン層5が形成さ
れ、これがそれぞれカソードおよびアノードとして働く
ようになっており、カソードとしての第1のn生型多結
晶シリコン層4とp型子結晶シリコン層3との間には第
1のpn接合6か、アノードとしての第2のn生型多結
晶シリコン層5とp型子結晶シリコン層3との間には第
2のpn接合7が形成される。第3図(b)はその等価
回路図である(“N。
子の作り込まれたシリコン基板1の表面を被覆する酸化
シリコン膜2の上層に、ストライプ状のp型子結晶シリ
コン層が形成され、このp型子結晶シリコン層3を挾む
ように同様のストライブ状の第1のn生型多結晶シリコ
ン層4および第2のn十型多結晶シリコン層5が形成さ
れ、これがそれぞれカソードおよびアノードとして働く
ようになっており、カソードとしての第1のn生型多結
晶シリコン層4とp型子結晶シリコン層3との間には第
1のpn接合6か、アノードとしての第2のn生型多結
晶シリコン層5とp型子結晶シリコン層3との間には第
2のpn接合7が形成される。第3図(b)はその等価
回路図である(“N。
vel Gate −Protection Devi
ce ror MO3PIETs1、Yoshida
T、0kabe、に、Ashlkawa、and S、
0otaka、Proceedlngs of the
14th eonrerence(19g2 Int
erna口onal) on 5olid 5tate
Devfces、Tokyo、1982.Japan
ese Journal or Applied Ph
ysics、vol、22(1983)Supplem
ent 22−1.pp、81−84 ) 。
ce ror MO3PIETs1、Yoshida
T、0kabe、に、Ashlkawa、and S、
0otaka、Proceedlngs of the
14th eonrerence(19g2 Int
erna口onal) on 5olid 5tate
Devfces、Tokyo、1982.Japan
ese Journal or Applied Ph
ysics、vol、22(1983)Supplem
ent 22−1.pp、81−84 ) 。
このような薄膜ダイオードは、例えばMO3FET8の
ゲート保護に用いられる。
ゲート保護に用いられる。
すなわち、その−例を第4図(a)に示すように、MO
3FET8のゲートとソースとの間にこの薄膜ダイオー
ド対が接続されている。
3FET8のゲートとソースとの間にこの薄膜ダイオー
ド対が接続されている。
このような構成では、平常時は、薄膜ダイオードの第1
又は第2のpn接合の内のいずれかが逆バイアスされて
おり、MO8FET8のゲートからソースへ電流が流れ
ることはない。ところが、ゲートパッドなどを介して逆
バイアスされている第1又は第2のpn接合の耐圧より
も高いサージ電圧が印加されると、第1又は第2のpn
接合が降伏し、ゲートに高い電圧がかからないようにな
る。
又は第2のpn接合の内のいずれかが逆バイアスされて
おり、MO8FET8のゲートからソースへ電流が流れ
ることはない。ところが、ゲートパッドなどを介して逆
バイアスされている第1又は第2のpn接合の耐圧より
も高いサージ電圧が印加されると、第1又は第2のpn
接合が降伏し、ゲートに高い電圧がかからないようにな
る。
従って、第1および第2のpn接合の耐圧をゲート酸化
膜の破壊電圧よりも低く設計しておくようにすることに
よって、ゲート酸化膜を高い電圧印加による破壊から保
護することが可能となる。
膜の破壊電圧よりも低く設計しておくようにすることに
よって、ゲート酸化膜を高い電圧印加による破壊から保
護することが可能となる。
このような保護回路は例えば第4図(b)に平面図、第
4図(C)に断面図を示すように形成される。
4図(C)に断面図を示すように形成される。
ここで、9はアノードコンタクト、10はカソードコン
タクト、11はゲートパッドである。
タクト、11はゲートパッドである。
この薄膜ダイオードは、酸化シリコン膜2上に形成され
たゲートパッド11を中心にして、この周りにストライ
プ状の第1のn十型多結晶シリコン層4、ストライブ状
のp型子結晶シリコン層3、第2のn生型多結晶シリコ
ン層5が順次外方に向かって形成されてなるものである
。そしてこのカソードとして作用する第1のn生型多結
晶シリコン層4上にはカソードコンタクト10が形成さ
れているとともに、アノードとして作用する第2のn生
型多結晶シリコン層5上にはアノードコンタクト9が形
成されている。
たゲートパッド11を中心にして、この周りにストライ
プ状の第1のn十型多結晶シリコン層4、ストライブ状
のp型子結晶シリコン層3、第2のn生型多結晶シリコ
ン層5が順次外方に向かって形成されてなるものである
。そしてこのカソードとして作用する第1のn生型多結
晶シリコン層4上にはカソードコンタクト10が形成さ
れているとともに、アノードとして作用する第2のn生
型多結晶シリコン層5上にはアノードコンタクト9が形
成されている。
そして、このカソードコンタクト10およびアノードコ
ンタクト9を介してカソードおよびアノードはそれぞれ
ゲートパッド11およびソースパッド(図示せず)に接
続されている。12は層間絶縁膜としてのPSG膜であ
る。
ンタクト9を介してカソードおよびアノードはそれぞれ
ゲートパッド11およびソースパッド(図示せず)に接
続されている。12は層間絶縁膜としてのPSG膜であ
る。
このような薄膜ダイオードの破壊耐量は接合の長さすな
わち接合幅か大きくなると増大するといわれており、“
薄膜抵抗およびダイオードの熱破壊解析° クライソン
・トロンナムチャイ 71i子通信学会 シリコン材料
・デバイス研究会報告、SDM89−109、pp53
−57 (1989年9月22 [])によると破壊耐
量パワーは接合幅Wに比例していると言われている。
わち接合幅か大きくなると増大するといわれており、“
薄膜抵抗およびダイオードの熱破壊解析° クライソン
・トロンナムチャイ 71i子通信学会 シリコン材料
・デバイス研究会報告、SDM89−109、pp53
−57 (1989年9月22 [])によると破壊耐
量パワーは接合幅Wに比例していると言われている。
このことから考えると、pn接合間距離りをなるべく小
さくし、第5図に示すように蛇行パターンをなすように
することにより、接合幅Wを大きくすることが可能とな
る。
さくし、第5図に示すように蛇行パターンをなすように
することにより、接合幅Wを大きくすることが可能とな
る。
しかしながら、このようなパターンを形成すると、pn
接合のうちカソードコンタクト10およびアノードコン
タクト9から遠い部分Rができる。
接合のうちカソードコンタクト10およびアノードコン
タクト9から遠い部分Rができる。
従って、このコンタクトから遠い部分Rを通る降伏電流
は、薄膜多結晶シリコン層4.5を流れ、大きな抵抗を
受ける。その結果、降伏電流が偏って流れ、破壊iJ
Mkの低下を招くことになる。
は、薄膜多結晶シリコン層4.5を流れ、大きな抵抗を
受ける。その結果、降伏電流が偏って流れ、破壊iJ
Mkの低下を招くことになる。
そこで、pn接合からカソードコンタクト10およびア
ノードコンタクト9まての距離を一定に保ちながら接合
幅Wを大きくする構造として第6図に示すように、四角
配置の正方形セルパターンを用いたものが考えられてい
る。
ノードコンタクト9まての距離を一定に保ちながら接合
幅Wを大きくする構造として第6図に示すように、四角
配置の正方形セルパターンを用いたものが考えられてい
る。
しかしながらこの構造では、各セルのアノード5はカソ
ード4に囲まれているため、アノードの配線にはカソー
ド4を配線する配線層とは別に形成する必要がある。
ード4に囲まれているため、アノードの配線にはカソー
ド4を配線する配線層とは別に形成する必要がある。
このように配線層の数が増えると製造プロセスが複雑に
なり、コストの向上および信頼性の低Fにつながる。
なり、コストの向上および信頼性の低Fにつながる。
そして、第1および第2のpn接合間の距離Lを小さく
し、接合幅Wを大きくするための工夫がなされている。
し、接合幅Wを大きくするための工夫がなされている。
しかしながら、製造工程の面からは、微細化に際しては
、製造プロセスが複雑となる上、コストの高騰および信
頼性低下の原因となる。
、製造プロセスが複雑となる上、コストの高騰および信
頼性低下の原因となる。
そこで、熱破壊と第1および第2のpn接合間の距離り
等の関係について種々の研究を重ねた結果、本発明者は
、次のような関係を発見した。
等の関係について種々の研究を重ねた結果、本発明者は
、次のような関係を発見した。
本発明者の解析結果によると、第1および第2のpn接
合間の距P/lLがある値LO以下となると破壊耐量は
幅Wの値に直接的に依存しなくなることがわかった。そ
の値LOは次式で示される。
合間の距P/lLがある値LO以下となると破壊耐量は
幅Wの値に直接的に依存しなくなることがわかった。そ
の値LOは次式で示される。
LO−J (K、、・ t a+/ (n t 、
、b /K 、、b )・・・ (1) K1;多結晶シリコン層の熱伝導率、 tl:多結晶シリコン層の厚み (I:t aub /Kaub ) :絶縁性基板(
シリコン基板と酸化シリコン層)を構成している材料の
単位面積送りの熱抵抗総和 すなわち、シリコン基板1と酸化シリコン層2によって
構成された絶縁性基板の場合、この熱抵抗総和は次のよ
うに=1算することができる。
、b /K 、、b )・・・ (1) K1;多結晶シリコン層の熱伝導率、 tl:多結晶シリコン層の厚み (I:t aub /Kaub ) :絶縁性基板(
シリコン基板と酸化シリコン層)を構成している材料の
単位面積送りの熱抵抗総和 すなわち、シリコン基板1と酸化シリコン層2によって
構成された絶縁性基板の場合、この熱抵抗総和は次のよ
うに=1算することができる。
(n t tub / K+ub ) −t 0X(2
1/ Kam(21十tS−口+ / K SI(+1 ・・・・・・ (2) i ox(21’酸化シリコン膜の膜厚t 5l(ll
:シリコン基板の厚さKSil):シリコン基板の
熱伝導率 に、□2.:酸化シリコン膜の熱伝導率ここで破壊耐量
が幅Wに直接的に依存しなくなることは次のように説明
できる。すなわち、第1および第2のpn接合間の距離
りがある値LOより大きいときは、第1のpn接合から
発生した熱が多結晶シリコン薄膜内を横方向に拡散しな
がら酸化シリコン膜を通って下方向のシリコン基板に向
かって逃げていく。このときの破壊パワーは熱が幅Wか
ら一様に拡散しているために幅Wのみに比例する。
1/ Kam(21十tS−口+ / K SI(+1 ・・・・・・ (2) i ox(21’酸化シリコン膜の膜厚t 5l(ll
:シリコン基板の厚さKSil):シリコン基板の
熱伝導率 に、□2.:酸化シリコン膜の熱伝導率ここで破壊耐量
が幅Wに直接的に依存しなくなることは次のように説明
できる。すなわち、第1および第2のpn接合間の距離
りがある値LOより大きいときは、第1のpn接合から
発生した熱が多結晶シリコン薄膜内を横方向に拡散しな
がら酸化シリコン膜を通って下方向のシリコン基板に向
かって逃げていく。このときの破壊パワーは熱が幅Wか
ら一様に拡散しているために幅Wのみに比例する。
ところが、第1および第2のpn接合間の距離りがある
値LO以下になると、横方向に十分な距離がなく、熱は
多結晶シリコン薄膜内を十分に拡散できないまま、シリ
コン基板へ拡散しなければならない。この場合、多結晶
シリコン薄膜全体が熱せられ、温度は一様に上昇する。
値LO以下になると、横方向に十分な距離がなく、熱は
多結晶シリコン薄膜内を十分に拡散できないまま、シリ
コン基板へ拡散しなければならない。この場合、多結晶
シリコン薄膜全体が熱せられ、温度は一様に上昇する。
従って、破壊パワーは、幅Wに比例せず、面積A (L
W)に比例する。
W)に比例する。
その様子を第7図(a)および第7図(b)に示す。
第7図(a)はL>Lo、第7図(b)はしくし。のと
きの多結晶シリコン薄膜内の温度分布を示す。
きの多結晶シリコン薄膜内の温度分布を示す。
ここでは、アノードに耐圧以上の正の電位が印加された
場合を示す。この場合、逆バイアスされるのは第2のp
n接合7であり、第7図(a)からあきらかなようにL
>LOの場合では、例えばSて示す部分のように熱の拡
散に寄与しない無駄な領域が存在する。従って、同一面
積上ではLを小さくし、Wを大きくすると破壊耐量が向
上する。ところが、第7図(b)に示すように、L<L
oになると多結晶シリコン薄膜の温度が一様になり、熱
拡散に寄与しない領域がなくなる。従って、破壊耐量は
面積に比例することになり、これ以上りを小さくし、W
を大きくしても破壊耐量は向上しない。
場合を示す。この場合、逆バイアスされるのは第2のp
n接合7であり、第7図(a)からあきらかなようにL
>LOの場合では、例えばSて示す部分のように熱の拡
散に寄与しない無駄な領域が存在する。従って、同一面
積上ではLを小さくし、Wを大きくすると破壊耐量が向
上する。ところが、第7図(b)に示すように、L<L
oになると多結晶シリコン薄膜の温度が一様になり、熱
拡散に寄与しない領域がなくなる。従って、破壊耐量は
面積に比例することになり、これ以上りを小さくし、W
を大きくしても破壊耐量は向上しない。
(発明が解決しようとする課題)
このように、従来の薄膜ダイオードでは、破壊耐量を上
げるために、接合幅Wを大きくし、かつpn接合からの
距離を一定にする必要があったため、多層配線を用いる
必要があり、製造プロセスが複雑となる上、コストの高
騰および信頼性低下の原因となっていた。
げるために、接合幅Wを大きくし、かつpn接合からの
距離を一定にする必要があったため、多層配線を用いる
必要があり、製造プロセスが複雑となる上、コストの高
騰および信頼性低下の原因となっていた。
さらにまた、接合幅Wを大きくしても、L<Loになる
と多結晶シリコン薄膜の温度が一様になり、これ以上り
を小さくし、Wを大きくしても破壊耐量は向上しなくな
るという問題があった。
と多結晶シリコン薄膜の温度が一様になり、これ以上り
を小さくし、Wを大きくしても破壊耐量は向上しなくな
るという問題があった。
このような問題は、薄膜ダイオードのみならず、他のp
n接合を有する薄膜半導体装置にもいえる問題であった
。
n接合を有する薄膜半導体装置にもいえる問題であった
。
本発明は、前記実情に鑑みてなされたもので、占有面積
が小さく破壊耐量の高い半導体装置を提供することを目
的とする。
が小さく破壊耐量の高い半導体装置を提供することを目
的とする。
(課題を解決するだめの手段)
そこで本発明では、単一もしくは複数のアノードコンタ
クトとカソードコンタクトとが2つ以上のpn接合を隔
てて互い違いに形成され、各々のpn接合がこれらアノ
ードコンタクトとカソードコンタクトとの間を蛇行する
ような平面パターン形状をなすように形成されている。
クトとカソードコンタクトとが2つ以上のpn接合を隔
てて互い違いに形成され、各々のpn接合がこれらアノ
ードコンタクトとカソードコンタクトとの間を蛇行する
ような平面パターン形状をなすように形成されている。
(作用)
上記半導体装置によれば、各々のpn接合か蛇行パター
ンをなしているため、接合幅Wを大きくとることができ
る。しかしながら、上述した解析結果からも明らかなよ
うに、LをLO程度以下とした時は、破壊耐量は、Wの
みには依存せずLWに依存するためしをLOよりも大幅
に小さくする必要はなく、製造が容易である。ここでL
Oは以下に式で示すように熱量の総和から求められる値
である。
ンをなしているため、接合幅Wを大きくとることができ
る。しかしながら、上述した解析結果からも明らかなよ
うに、LをLO程度以下とした時は、破壊耐量は、Wの
みには依存せずLWに依存するためしをLOよりも大幅
に小さくする必要はなく、製造が容易である。ここでL
Oは以下に式で示すように熱量の総和から求められる値
である。
また、各々のpn接合がアノードコンタクトとカソード
コンタクトとの間を蛇行するように形成されているため
、pn接合とコンタクトとの距離を小さくすることが可
能となる。
コンタクトとの間を蛇行するように形成されているため
、pn接合とコンタクトとの距離を小さくすることが可
能となる。
また、アノードコンタクトもカソードコンタクトも互い
に他方によって囲まれることがないため、コンタクトの
配線も2層構造にする必要はなく形成が容易である。
に他方によって囲まれることがないため、コンタクトの
配線も2層構造にする必要はなく形成が容易である。
従って、構造が簡単で破壊耐量の高い半導体装置を得る
ことができる。
ことができる。
ここでは、特に隣接するpn接合間の距離りはLO:
(K、l t 、1/ (t *ul+ /に、、
b )以下であり、隣接しているカソードコンタクトお
よびアノードコンタクト間の距離り、はこのLOの1/
2以下であるのが望ましい。
(K、l t 、1/ (t *ul+ /に、、
b )以下であり、隣接しているカソードコンタクトお
よびアノードコンタクト間の距離り、はこのLOの1/
2以下であるのが望ましい。
このようにL<LOとすることにより、熱拡散に寄与し
ない領域はなくなり、破壊耐量は接合幅Wのみに依存す
ることなく、前述したように素子面積に依存して破壊パ
ワーが決まることになる。
ない領域はなくなり、破壊耐量は接合幅Wのみに依存す
ることなく、前述したように素子面積に依存して破壊パ
ワーが決まることになる。
また、隣接しているカソードコンタクトおよびアノード
コンタクト間の距離をこのLOの1/2以下とすること
により、最もコンタクトに遠い部分でもコンタクトから
pn接合までの距離は、このLO以下となり、抵抗の増
大を防ぐことかできる。
コンタクト間の距離をこのLOの1/2以下とすること
により、最もコンタクトに遠い部分でもコンタクトから
pn接合までの距離は、このLO以下となり、抵抗の増
大を防ぐことかできる。
(実施例)
次に、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
本発明実施例の半導体装置は、第1図に平面パターンを
示すように、アノードコンタクト9およびカソードコン
タクト10が、第1および第2のpn接合6.7を隔て
て形成されており、第1および第2のpn接合6,7は
、アノードコンタクト9およびカソードコンタクト10
の間を蛇行するように形成されている。
示すように、アノードコンタクト9およびカソードコン
タクト10が、第1および第2のpn接合6.7を隔て
て形成されており、第1および第2のpn接合6,7は
、アノードコンタクト9およびカソードコンタクト10
の間を蛇行するように形成されている。
他部については、第3図に示した従来例薄膜ダイオード
と同様である。
と同様である。
ここで、第1のpn接合6と第2のpn接合7との距離
をり、第1および第2のpn接合6.7からアノードコ
ンタクト9およびカソードコンタクト10の間の距離を
Ll、薄膜ダイオード全体の距離をL2.第1および第
2のpn接合の接合幅をW、薄膜ダイオード全体の幅を
W2とする。
をり、第1および第2のpn接合6.7からアノードコ
ンタクト9およびカソードコンタクト10の間の距離を
Ll、薄膜ダイオード全体の距離をL2.第1および第
2のpn接合の接合幅をW、薄膜ダイオード全体の幅を
W2とする。
この図から明らかなように、第1および第2のpn接合
6,7は、アノードコンタクト9およびカソードコンタ
クト10の間を蛇行するように形成されているため、第
1および第2のpn接合の接合幅Wは薄膜ダイオード全
体の幅W2よりも大きい。
6,7は、アノードコンタクト9およびカソードコンタ
クト10の間を蛇行するように形成されているため、第
1および第2のpn接合の接合幅Wは薄膜ダイオード全
体の幅W2よりも大きい。
従って、破壊耐量がより増大する。
また、アノードコンタクト9およびカソードコンタクト
10は、互いに他方によって囲まれることがないため、
コンタクトの配線も2層構造にする必要はなく形成が容
易である。
10は、互いに他方によって囲まれることがないため、
コンタクトの配線も2層構造にする必要はなく形成が容
易である。
さらに、第1および第2のpn接合6,7は、アノード
コンタクト9およびカソードコンタクト10の間を蛇行
するように形成され、これらの距離は一定以下に保たれ
ているため、pn接合がコンタクトから遠ざかって、抵
抗による損失が大きくなる事もない。
コンタクト9およびカソードコンタクト10の間を蛇行
するように形成され、これらの距離は一定以下に保たれ
ているため、pn接合がコンタクトから遠ざかって、抵
抗による損失が大きくなる事もない。
また、第1および第2のpn接合間の距離りをLo程度
、第1および第2のpn接合6,7がらアノードコンタ
クト9およびカソードコンタクト10の間の距離Llを
り。の半分程度としたとき破壊耐量は最大値に達する。
、第1および第2のpn接合6,7がらアノードコンタ
クト9およびカソードコンタクト10の間の距離Llを
り。の半分程度としたとき破壊耐量は最大値に達する。
すなわち、距離L1をり。の半分程度としたとき、熱拡
散に寄与しない領域はなくなり、破壊耐量は接合幅Wに
依存することなく、前述したように素子面積にW2L2
に比例する。
散に寄与しない領域はなくなり、破壊耐量は接合幅Wに
依存することなく、前述したように素子面積にW2L2
に比例する。
また、隣接しているカソードコンタクトおよびアノード
コンタクト間の距離をこのLOの1/2以下とすること
により、最もコンタクトに遠い部分でもコンタクトから
pn接合までの距離は、このLO以下となり、抵抗の増
大を防ぐことができる。
コンタクト間の距離をこのLOの1/2以下とすること
により、最もコンタクトに遠い部分でもコンタクトから
pn接合までの距離は、このLO以下となり、抵抗の増
大を防ぐことができる。
従って、従来のような微細加工が不要となる。
また、本発明の他の実施例として、第2図に示すように
、4つのpn接合が交互に形成された2つのアノードコ
ンタクト9および2つのカソードコンタクト10の間を
蛇行するように形成しても良い。他部については、前記
第1の実施例と同様である。
、4つのpn接合が交互に形成された2つのアノードコ
ンタクト9および2つのカソードコンタクト10の間を
蛇行するように形成しても良い。他部については、前記
第1の実施例と同様である。
この場合の薄膜ダイオードの耐圧は前記実施例の場合の
約2倍となる。
約2倍となる。
なお、前記実施例では薄膜ダイオードについて説明した
か、薄膜ダイオードに限定されるものではなく、トラン
ジスタなとpn接合を有する薄膜半導体装置に対して適
用可能である。
か、薄膜ダイオードに限定されるものではなく、トラン
ジスタなとpn接合を有する薄膜半導体装置に対して適
用可能である。
以上説明してきたように、本発明によれば、単一もしく
は複数のアノードコンタクトとカソードコンタクトとが
2つ以上のpn接合を隔てて互い違いに形成され、各々
のpn接合がこれらアノードコンタクトとカソードコン
タクトとの間を蛇行するような平面パターン形状をなす
ように形成されているため、構造が簡単で破壊耐量の高
い半導体装置を得ることができる。
は複数のアノードコンタクトとカソードコンタクトとが
2つ以上のpn接合を隔てて互い違いに形成され、各々
のpn接合がこれらアノードコンタクトとカソードコン
タクトとの間を蛇行するような平面パターン形状をなす
ように形成されているため、構造が簡単で破壊耐量の高
い半導体装置を得ることができる。
第1図は本発明実施例の薄膜ダイオードを示す図、第2
図は本発明の他の実施例の薄膜ダイオードを示す図、第
3図(a)は従来例の薄膜ダイオドを示す図、第3図(
b)は同薄膜ダイオードの等価回路図、第4図(a)は
従来例の薄膜ダイオードをMOSFETの保護回路に用
いた場合の等価回路を示す図、第4図(b)は同装置の
平面図、第4図(C)は同装置の断面図、第5図は他の
従来例の薄膜ダイオードの平面配置を示す図、第6図は
さらに他の従来例の薄膜ダイオードの平面配置を示す図
、第7図(a)および第7図(b)は従来例の薄膜ダイ
オードの熱拡散の様子を示す図である。 1・・・シリコン基板、2・・・酸化シリコン膜、3・
・・p型多結晶シリコン層、4・・・第1のn中型多結
晶シリコン層、5・・・第2のn中型多結晶シリコン層
、6・・・第1のpn接合、7・・・第2のpn接合、
8・・MOSFET、9・・・アノードコンタクト、1
0・・カソードコンタクト、11・・・ゲートパッド、
12・・・PSG膜。 第1図 代理人弁理士 三 好 秀 和 (b) し し 第 図 第4図 (C) 第3図 第 図 第 図
図は本発明の他の実施例の薄膜ダイオードを示す図、第
3図(a)は従来例の薄膜ダイオドを示す図、第3図(
b)は同薄膜ダイオードの等価回路図、第4図(a)は
従来例の薄膜ダイオードをMOSFETの保護回路に用
いた場合の等価回路を示す図、第4図(b)は同装置の
平面図、第4図(C)は同装置の断面図、第5図は他の
従来例の薄膜ダイオードの平面配置を示す図、第6図は
さらに他の従来例の薄膜ダイオードの平面配置を示す図
、第7図(a)および第7図(b)は従来例の薄膜ダイ
オードの熱拡散の様子を示す図である。 1・・・シリコン基板、2・・・酸化シリコン膜、3・
・・p型多結晶シリコン層、4・・・第1のn中型多結
晶シリコン層、5・・・第2のn中型多結晶シリコン層
、6・・・第1のpn接合、7・・・第2のpn接合、
8・・MOSFET、9・・・アノードコンタクト、1
0・・カソードコンタクト、11・・・ゲートパッド、
12・・・PSG膜。 第1図 代理人弁理士 三 好 秀 和 (b) し し 第 図 第4図 (C) 第3図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 半導体基板表面を被覆する絶縁膜上に形成された半導
体薄膜内に、 単一もしくは複数のアノードコンタクトとカソードコン
タクトとが2つ以上のpn接合を隔てて互い違いに形成
され、各々のpn接合がこれらアノードコンタクトとカ
ソードコンタクトとの間を蛇行するような平面パターン
形状をなすように形成された薄膜半導体装置を含むよう
にしたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12004290A JP2906576B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12004290A JP2906576B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0417375A true JPH0417375A (ja) | 1992-01-22 |
JP2906576B2 JP2906576B2 (ja) | 1999-06-21 |
Family
ID=14776461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12004290A Expired - Fee Related JP2906576B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2906576B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010017834A (ja) * | 2008-07-14 | 2010-01-28 | Central Motor Co Ltd | マテリアルハンド用クランプ機構 |
WO2014132937A1 (ja) * | 2013-02-28 | 2014-09-04 | 株式会社村田製作所 | Esd保護デバイス |
US9704799B2 (en) | 2013-02-28 | 2017-07-11 | Murata Manufacturing Co., Ltd. | Semiconductor device |
US9741709B2 (en) | 2013-04-05 | 2017-08-22 | Murata Manufacturing Co., Ltd. | ESD protection device |
US9824955B2 (en) | 2013-02-28 | 2017-11-21 | Murata Manufacturing Co., Ltd. | Semiconductor device |
-
1990
- 1990-05-11 JP JP12004290A patent/JP2906576B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010017834A (ja) * | 2008-07-14 | 2010-01-28 | Central Motor Co Ltd | マテリアルハンド用クランプ機構 |
WO2014132937A1 (ja) * | 2013-02-28 | 2014-09-04 | 株式会社村田製作所 | Esd保護デバイス |
JP5796692B2 (ja) * | 2013-02-28 | 2015-10-21 | 株式会社村田製作所 | Esd保護デバイス |
US9633989B2 (en) | 2013-02-28 | 2017-04-25 | Murata Manufacturing Co., Ltd. | ESD protection device |
US9704799B2 (en) | 2013-02-28 | 2017-07-11 | Murata Manufacturing Co., Ltd. | Semiconductor device |
US9824955B2 (en) | 2013-02-28 | 2017-11-21 | Murata Manufacturing Co., Ltd. | Semiconductor device |
US9741709B2 (en) | 2013-04-05 | 2017-08-22 | Murata Manufacturing Co., Ltd. | ESD protection device |
US10020298B2 (en) | 2013-04-05 | 2018-07-10 | Murata Manufacturing Co., Ltd. | ESD protection device |
Also Published As
Publication number | Publication date |
---|---|
JP2906576B2 (ja) | 1999-06-21 |
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Legal Events
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |