JPH0427711B2 - - Google Patents
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- JPH0427711B2 JPH0427711B2 JP56187033A JP18703381A JPH0427711B2 JP H0427711 B2 JPH0427711 B2 JP H0427711B2 JP 56187033 A JP56187033 A JP 56187033A JP 18703381 A JP18703381 A JP 18703381A JP H0427711 B2 JPH0427711 B2 JP H0427711B2
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- Japan
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- type region
- semiconductor
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- metal electrode
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims 5
- 239000012535 impurity Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
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- 229910044991 metal oxide Inorganic materials 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は縦形MOSFET（金属酸化物半導体電
界効果トランジスタ）に関する。
界効果トランジスタ）に関する。
キヤラクタデイスプレイのクロマ出力用トラン
ジスタのごとき高速動作でしかも負荷インピーダ
ンスの低い半導体装置においては、得るべき電流
に対し出力容量が小さく周波数特性が高いことが
要求される。これら要求を満足すべきものとして
縦形MOSFETを使用する場合下記の問題を生ず
る。
ジスタのごとき高速動作でしかも負荷インピーダ
ンスの低い半導体装置においては、得るべき電流
に対し出力容量が小さく周波数特性が高いことが
要求される。これら要求を満足すべきものとして
縦形MOSFETを使用する場合下記の問題を生ず
る。
縦形MOSFETは例えば第１図に示すようにN+
型Si半導体基板１，N-型層２からなるN+N-基
体をドレインＤとし、N-層２の表面の一部にＰ
型領域３を設け、このＰ型領域３表面の一部に
N+型領域４を設けてソース（Ｓ）とし、ソー
ス・ドレイン間の前記Ｐ領域表面３ａをチヤネル
部としてその表面上に絶縁膜５を介してポリ（多
結晶）Si電極Ｇ６を設けたもので、これまでソー
ス電極Ｓを中心とする１ユニツトが平面上に４角
形又は６角形として独立して形成され、ゲートＧ
はユニツトの中心（ソースＳ）を囲むようにし
て、綱の目状に配列され、この上を絶縁膜７を介
してソース電極に接続するAl膜８が全面にわた
つて形成されている。
型Si半導体基板１，N-型層２からなるN+N-基
体をドレインＤとし、N-層２の表面の一部にＰ
型領域３を設け、このＰ型領域３表面の一部に
N+型領域４を設けてソース（Ｓ）とし、ソー
ス・ドレイン間の前記Ｐ領域表面３ａをチヤネル
部としてその表面上に絶縁膜５を介してポリ（多
結晶）Si電極Ｇ６を設けたもので、これまでソー
ス電極Ｓを中心とする１ユニツトが平面上に４角
形又は６角形として独立して形成され、ゲートＧ
はユニツトの中心（ソースＳ）を囲むようにし
て、綱の目状に配列され、この上を絶縁膜７を介
してソース電極に接続するAl膜８が全面にわた
つて形成されている。
このような縦形MOSFETにおいて、出力容量
COSSは同図で示すようにPN-接合部分で生じるこ
とになるが、前記にように各ユニツトが独立した
構造では、PN-接合面が大きく、このままでは
出力容量の低減が困難であり、高い周波数特性を
得るためにチヤネル長を小さく形成しようとする
ほど綱の目は細かくなつて両者を同時に満足させ
ることができなかつた。又、ゲートを比抵抗の小
さくないポリSiで形成するため抵抗が大きく
（Alの100倍）周波数特性の向上が困難であつた。
COSSは同図で示すようにPN-接合部分で生じるこ
とになるが、前記にように各ユニツトが独立した
構造では、PN-接合面が大きく、このままでは
出力容量の低減が困難であり、高い周波数特性を
得るためにチヤネル長を小さく形成しようとする
ほど綱の目は細かくなつて両者を同時に満足させ
ることができなかつた。又、ゲートを比抵抗の小
さくないポリSiで形成するため抵抗が大きく
（Alの100倍）周波数特性の向上が困難であつた。
本発明は上記問題点を解決するためになされた
ものであり、その目的は出力容量が小さく周波数
特性の高いMOSFETを提供することにある。
ものであり、その目的は出力容量が小さく周波数
特性の高いMOSFETを提供することにある。
本発明では縦形MOSFETにおいて出力容量を
低減させるために、特にドレイン接合面積を小さ
くする手段として１ユニツトを独立させることな
くソースをつくる拡散接合及び電極をストライプ
状に配列したものである。第２図に本発明による
実施例が示される。同図においてドレインとなる
N-エピタキシヤル層２の表面に形成された一部
がチヤネル部となるＰ領域３，Ｐ領域表面の一部
に形成されたソースとなるN+領域４はストライ
プ状に、すなわち基板主面の一方向にそつて並行
に形成され、これに伴つて、ソースにコンタクト
するAlよりなるソース電極Ｓ９、チヤネル上の
ポリSiゲートは交互にならんで形成される。そし
てポリSiゲートの上部は層間絶縁膜のスルーホー
ルを介してAlによるゲート電極Ｇ１０が形成さ
れ、ソース電極Ｓと交互に配列される。第３図に
示すように基板（チツプ）周辺においてソース電
極Ｓの末端は相互に連続しソース・ボンデイング
バツドSBPに接続し、ゲート電極Ｇは一部で相互
に連続し例えば中央部でゲート・ボンデイングバ
ツドGBPに接続する。
低減させるために、特にドレイン接合面積を小さ
くする手段として１ユニツトを独立させることな
くソースをつくる拡散接合及び電極をストライプ
状に配列したものである。第２図に本発明による
実施例が示される。同図においてドレインとなる
N-エピタキシヤル層２の表面に形成された一部
がチヤネル部となるＰ領域３，Ｐ領域表面の一部
に形成されたソースとなるN+領域４はストライ
プ状に、すなわち基板主面の一方向にそつて並行
に形成され、これに伴つて、ソースにコンタクト
するAlよりなるソース電極Ｓ９、チヤネル上の
ポリSiゲートは交互にならんで形成される。そし
てポリSiゲートの上部は層間絶縁膜のスルーホー
ルを介してAlによるゲート電極Ｇ１０が形成さ
れ、ソース電極Ｓと交互に配列される。第３図に
示すように基板（チツプ）周辺においてソース電
極Ｓの末端は相互に連続しソース・ボンデイング
バツドSBPに接続し、ゲート電極Ｇは一部で相互
に連続し例えば中央部でゲート・ボンデイングバ
ツドGBPに接続する。
以上実施例で述べた本発明によれば下記の理由
で前記目的が達成できる。
で前記目的が達成できる。
(1) １ユニツトを独立せずにＰ領域をストライプ
状にすることで、これまで１ユニツトごとに形
成されたＰ領域周辺ですくなくともストライプ
の方向と直角方向のドレイン接合がなくなり、
全体のドレイン接合面積が1/2程度に現象する
ため出力容量COSSが低減できる。
状にすることで、これまで１ユニツトごとに形
成されたＰ領域周辺ですくなくともストライプ
の方向と直角方向のドレイン接合がなくなり、
全体のドレイン接合面積が1/2程度に現象する
ため出力容量COSSが低減できる。
(2) ポリSiゲートの上に比抵抗の小さいAl層を
ゲートとして形成するため、ストライプにした
ことによるゲート抵抗の増加がなく、ゲート抵
抗RGをむしろ低減し周波数特性を例えば１桁
向上（fC1/2πRgCis）することができる。
ゲートとして形成するため、ストライプにした
ことによるゲート抵抗の増加がなく、ゲート抵
抗RGをむしろ低減し周波数特性を例えば１桁
向上（fC1/2πRgCis）することができる。
(3) 高速のバイポーラトランジスタは一般に破壊
に耐して弱いが、パワーMOSFETは２次降伏
がないため高速性があつてかつ高耐圧に使用で
きASOが広い。
に耐して弱いが、パワーMOSFETは２次降伏
がないため高速性があつてかつ高耐圧に使用で
きASOが広い。
以上(1)〜(3)により、高速動作でしかも負荷イン
ピーダンスの低い装置に適合できる信頼性の高い
パワーMOSFETを実現できる。
ピーダンスの低い装置に適合できる信頼性の高い
パワーMOSFETを実現できる。
本発明を前記実施例に限定されず、例えば導電
型を変更し、あるいはストライプ状の電極パター
ンを変更するなどの変形例を有するものである。
型を変更し、あるいはストライプ状の電極パター
ンを変更するなどの変形例を有するものである。
第１図はこれまでのタイプの縦形MOSFETの
一部正面断面斜面図、第２図は本発明による縦形
MOSFETの一部正面断面斜面図、第３図は本発
明によるMOSFETの全体平面図である。 １……N+基板、２……N-層（基板）、３……
Ｐ領域、４……N+ソース、５……ゲート絶縁膜、
６……ポリSiゲート、７……層間絶縁膜、８，
９，１０……Al電極。
一部正面断面斜面図、第２図は本発明による縦形
MOSFETの一部正面断面斜面図、第３図は本発
明によるMOSFETの全体平面図である。 １……N+基板、２……N-層（基板）、３……
Ｐ領域、４……N+ソース、５……ゲート絶縁膜、
６……ポリSiゲート、７……層間絶縁膜、８，
９，１０……Al電極。
Claims (1)
- １ 第１導電型半導体基板及びその基板上に形成
され、その基板より不純物濃度の低い第１導電型
半導体エピタキシヤル層から成る半導体基体をド
レインとし、該半導体エピタキシヤル層の表面に
一方向に沿つて並行に配列されたストライプ状の
部分を有する第２導電型領域が選択的に設けら
れ、該第２導電型半導体領域表面内にストライプ
状の第２導電型領域に沿つて第１導電型領域が選
択的に設けられ、その第１導電型領域をソースと
し、ソース・ドレイン間の前記第２導電型領域表
面をチヤネル部としてその表面上に絶縁膜を介し
て多結晶半導体ゲート電極が設けられ、上記第２
導電型領域、ソースとなる第１導電型領域及びこ
れら領域に対し抵抗接触する第１の金属電極層を
ストライプ状に形成され、前記第１の金属電極層
間に多結晶半導体ゲート電極上に第２の金属電極
層を接続して、第１の金属電極層と第２の金属電
極層とが交互に複数配列して成ることを特徴とす
る絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187033A JPS5889864A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187033A JPS5889864A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5889864A JPS5889864A (ja) | 1983-05-28 |
| JPH0427711B2 true JPH0427711B2 (ja) | 1992-05-12 |
Family
ID=16199000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187033A Granted JPS5889864A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889864A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2575334B1 (fr) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir |
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| JPH07120794B2 (ja) * | 1986-07-09 | 1995-12-20 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JPH07120798B2 (ja) * | 1988-03-18 | 1995-12-20 | 三洋電機株式会社 | 縦型ｍｏｓｆｅｔ |
| JPH0834312B2 (ja) * | 1988-12-06 | 1996-03-29 | 富士電機株式会社 | 縦形電界効果トランジスタ |
| JPH02189977A (ja) * | 1989-01-18 | 1990-07-25 | Nec Corp | 半導体装置 |
| US6344379B1 (en) * | 1999-10-22 | 2002-02-05 | Semiconductor Components Industries Llc | Semiconductor device with an undulating base region and method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499577A (en) * | 1979-01-16 | 1979-08-06 | Hitachi Ltd | Semiconductor assembly |
-
1981
- 1981-11-24 JP JP56187033A patent/JPS5889864A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499577A (en) * | 1979-01-16 | 1979-08-06 | Hitachi Ltd | Semiconductor assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5889864A (ja) | 1983-05-28 |
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