JPH02189977A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02189977A JPH02189977A JP1010504A JP1050489A JPH02189977A JP H02189977 A JPH02189977 A JP H02189977A JP 1010504 A JP1010504 A JP 1010504A JP 1050489 A JP1050489 A JP 1050489A JP H02189977 A JPH02189977 A JP H02189977A
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- Japan
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- gate electrode
- metal
- resistance
- insulating film
- electrode
- Prior art date
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にシリコングー）ＭＯＳ
ＦＥＴのスイッチング特性改善を図る半導体装置の構造
に関する。
ＦＥＴのスイッチング特性改善を図る半導体装置の構造
に関する。
半導体装置のうち、ＦＥＴ （電界効果トランジスタ）
の特徴は多数キャリア素子であり、バイポーラトランジ
スタにおいてスイッチング速度を著しく制限する少数キ
ャリア蓄積時間がないため、スイッチング速度が早く、
また、バイポーラトランジスタのような少数キャリア注
入ではなくゲート電圧によって多数キャリアが制限され
るためオフセットが発生せず入力インピーダンスが高い
ため省電力である。さらに、熱暴走が発生しにくく並列
動作が可能なため、従来パワーＭＯ８ＦＥＴとして、縦
型二重拡散ＭＯ８ＦＥＴ （ＶＤＭＯ８）あるいは、■
溝ＭＯ８ＦＥＴ ｆｆＭＯ８）と呼ばれる構造のＭＯＳ
ＦＥＴがパワー半導体分野に広く使用されてきた。
の特徴は多数キャリア素子であり、バイポーラトランジ
スタにおいてスイッチング速度を著しく制限する少数キ
ャリア蓄積時間がないため、スイッチング速度が早く、
また、バイポーラトランジスタのような少数キャリア注
入ではなくゲート電圧によって多数キャリアが制限され
るためオフセットが発生せず入力インピーダンスが高い
ため省電力である。さらに、熱暴走が発生しにくく並列
動作が可能なため、従来パワーＭＯ８ＦＥＴとして、縦
型二重拡散ＭＯ８ＦＥＴ （ＶＤＭＯ８）あるいは、■
溝ＭＯ８ＦＥＴ ｆｆＭＯ８）と呼ばれる構造のＭＯＳ
ＦＥＴがパワー半導体分野に広く使用されてきた。
上述した従来の半導体装置は、第３図の縦型二重拡散Ｍ
Ｏ８ＦＥＴに示すように、ゲート電極５はポリシリコン
（Ｓｉ）で形成されており、そのシート抵抗は１０〜２
００Ω／５ｑｕａｒｅ＜らいまでになる。
Ｏ８ＦＥＴに示すように、ゲート電極５はポリシリコン
（Ｓｉ）で形成されており、そのシート抵抗は１０〜２
００Ω／５ｑｕａｒｅ＜らいまでになる。
パワーＭＯ８ＦＥＴをスイッチング素子とじて使用する
場合、そのスイッチング速度を早めることが重要となる
。パワーＭＯ８ＦＥＴのスイッチオン後の立ち」二かり
時間は、全シリーズゲート抵抗、駆動段の出力インピー
ダンスとパワーＭＯ８ＦＥＴの実効的な入力容量に依存
している。アナログスイッチング用語としての立ち上が
り時間とは、決められた時間に１０％から９０％に入力
波形が上昇する時間とされており、この時間は通常次式
で表される。
場合、そのスイッチング速度を早めることが重要となる
。パワーＭＯ８ＦＥＴのスイッチオン後の立ち」二かり
時間は、全シリーズゲート抵抗、駆動段の出力インピー
ダンスとパワーＭＯ８ＦＥＴの実効的な入力容量に依存
している。アナログスイッチング用語としての立ち上が
り時間とは、決められた時間に１０％から９０％に入力
波形が上昇する時間とされており、この時間は通常次式
で表される。
ｔ、＝２．２ＲＣ（−式）
ここでＲは、全シリーズゲート抵抗で駆動段出力インピ
ーダンスを含み、ＣはパワーＭＯ８ＦＥＴの全実効入力
容量でミラー効果を含む。
ーダンスを含み、ＣはパワーＭＯ８ＦＥＴの全実効入力
容量でミラー効果を含む。
このようにポリシリコンゲートＭＯ８ＦＥＴは、金属グ
ー）ＭＯＳＦＥＴのゲート抵抗値がほとんど０Ωである
ことと比べ、スイッチング速度が劣り高周波用途への応
用はほとんどなかった。
ー）ＭＯＳＦＥＴのゲート抵抗値がほとんど０Ωである
ことと比べ、スイッチング速度が劣り高周波用途への応
用はほとんどなかった。
本発明の半導体装置は、従来のパワーＭＯ３ＦＥＴのポ
リシリコンゲート上にアルミニウム（ＡＡ）のような金
属を被着形成し、さらにその上をＣＶＤ法にて形成され
た酸化膜あるいはリンガラス（Ｐ Ｓ Ｇ）、あるいは
プラズマ法にて形成された窒化膜等の絶縁膜にて覆い、
さらにその上に形成されるソース電極と電気的に絶縁し
た構造を有している。
リシリコンゲート上にアルミニウム（ＡＡ）のような金
属を被着形成し、さらにその上をＣＶＤ法にて形成され
た酸化膜あるいはリンガラス（Ｐ Ｓ Ｇ）、あるいは
プラズマ法にて形成された窒化膜等の絶縁膜にて覆い、
さらにその上に形成されるソース電極と電気的に絶縁し
た構造を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
Ｎ＋型領領域１、シリコンに例えばアンチモンが１×１
０１９〜１０２０個／ ｃ＋＋Ｙと、ＦＥＴのオン抵抗
を下げるために高濃度にドープされる。結晶方位面とし
て、（１００）が最大のキャリア移動度を得られるため
通常用いられる。そのＮ＋型領領域上、エピタキシャル
層のＮ型領域２が形成される。
０１９〜１０２０個／ ｃ＋＋Ｙと、ＦＥＴのオン抵抗
を下げるために高濃度にドープされる。結晶方位面とし
て、（１００）が最大のキャリア移動度を得られるため
通常用いられる。そのＮ＋型領領域上、エピタキシャル
層のＮ型領域２が形成される。
Ｎ型領域２の不純物ドーピング濃度と厚さは、要求され
るＦＥＴの耐圧とオン抵抗により決定され、アンチモン
あるいはリンのような不純物を１×１０１４〜１０１６
個／Ｃ屯厚さ１〜５０μｍ程度の厚さに決定される。
るＦＥＴの耐圧とオン抵抗により決定され、アンチモン
あるいはリンのような不純物を１×１０１４〜１０１６
個／Ｃ屯厚さ１〜５０μｍ程度の厚さに決定される。
厚さ数百穴（オングストローム）のシリコン酸化膜であ
るゲート酸化膜６上に形成された厚さ数千穴のポリシリ
コンゲート電極５をマスクとしてチャネル部等を形成す
るＰ空領域３と、ソース領域となるＮ４型領域４が二重
拡散にて形成される。
るゲート酸化膜６上に形成された厚さ数千穴のポリシリ
コンゲート電極５をマスクとしてチャネル部等を形成す
るＰ空領域３と、ソース領域となるＮ４型領域４が二重
拡散にて形成される。
この二重拡散法は、拡散層深さの差でチャネル長さをコ
ントロールでき、ＦＥＴの特性改善に有効な短チヤネル
化を図りやすい。
ントロールでき、ＦＥＴの特性改善に有効な短チヤネル
化を図りやすい。
次にポリシリコンゲート電極５上に、ＡＡ等の金属を１
μｍ程度の厚さで形成する。さらにソース電極８と電気
的に絶縁するため、メタルゲ−１・電極９が溶融したり
、特性劣化が起こらないような条件で、ＣＶＤ法にて形
成された酸化膜あるいはりンガラス（Ｐ Ｓ Ｇ）、あ
るいはプラズマ法にて形成された窒化膜等の絶縁膜７を
層間絶縁膜として形成している。また裏面のＮ＋型領領
域１接して、金等のメタルがドレイン電極１０として被
着形成される。
μｍ程度の厚さで形成する。さらにソース電極８と電気
的に絶縁するため、メタルゲ−１・電極９が溶融したり
、特性劣化が起こらないような条件で、ＣＶＤ法にて形
成された酸化膜あるいはりンガラス（Ｐ Ｓ Ｇ）、あ
るいはプラズマ法にて形成された窒化膜等の絶縁膜７を
層間絶縁膜として形成している。また裏面のＮ＋型領領
域１接して、金等のメタルがドレイン電極１０として被
着形成される。
このように、ポリシリコンゲート電極５上にメタルグー
Ｉ・電極９を形成することにより、ゲート抵抗を大巾に
削減でき、スイッチング速度を速めることが可能となっ
た。
Ｉ・電極９を形成することにより、ゲート抵抗を大巾に
削減でき、スイッチング速度を速めることが可能となっ
た。
第２図は本発明の他の実施例の縦断面図であり、いわゆ
るＶＭＯ８ＦＥＴに本発明を適用した例である。第２図
では■溝１０を形成した部分上に、ゲート酸化膜６．ポ
リシリコンゲート電極５上に、ＡＡのようなメタルゲー
ト電極９を第１図と同様に形成している。
るＶＭＯ８ＦＥＴに本発明を適用した例である。第２図
では■溝１０を形成した部分上に、ゲート酸化膜６．ポ
リシリコンゲート電極５上に、ＡＡのようなメタルゲー
ト電極９を第１図と同様に形成している。
以上説明したように本発明は、抵抗の大きいポリシリコ
ンゲート電極上に、抵抗の小さいメタルデー＋−電極を
被着配線することにより、ＭＯＳ ＦＥＴのゲート抵抗
を大巾に下げることができ、スイッチング速度を速める
ことが可能となり、従来制限されていたポリシリコング
ー１−Ｍ０８ＦＥＴの高周波用途への応用が可能となる
効果がある。
ンゲート電極上に、抵抗の小さいメタルデー＋−電極を
被着配線することにより、ＭＯＳ ＦＥＴのゲート抵抗
を大巾に下げることができ、スイッチング速度を速める
ことが可能となり、従来制限されていたポリシリコング
ー１−Ｍ０８ＦＥＴの高周波用途への応用が可能となる
効果がある。
なお本発明はＮ−チャネルＭＯ８ＦＥＴについて述べた
が、Ｐ−チャネルＭＯ８ＦＥＴでも同様の効果がある。
が、Ｐ−チャネルＭＯ８ＦＥＴでも同様の効果がある。
第１図は本発明の一実施例の縦型二重拡散ＭＯ３ＦＥＴ
の縦断面図、第２図は、本発明の他の実施例である。Ｖ
ＭＯ８ＦＥＴの縦断面図、第３図は従来の縦型二重拡散
ＭＯ８ＦＥＴの縦断面図である。 ■・・・・・Ｎ＋型領領域２・・・・・・Ｎ型領域、３
・・・・・・Ｐ型頭域、４・・・・・・Ｎ＋型領領域５
・・・・・ポリＳｉゲート電極、６・・・・・グー）・
酸化膜、７・・・・・・絶縁膜、８・・・・・・ソース
電極、９・・・・・・ドレイン電極、１０・・・・ドレ
イン電極。 代理人 弁理士 内 原 晋
の縦断面図、第２図は、本発明の他の実施例である。Ｖ
ＭＯ８ＦＥＴの縦断面図、第３図は従来の縦型二重拡散
ＭＯ８ＦＥＴの縦断面図である。 ■・・・・・Ｎ＋型領領域２・・・・・・Ｎ型領域、３
・・・・・・Ｐ型頭域、４・・・・・・Ｎ＋型領領域５
・・・・・ポリＳｉゲート電極、６・・・・・グー）・
酸化膜、７・・・・・・絶縁膜、８・・・・・・ソース
電極、９・・・・・・ドレイン電極、１０・・・・ドレ
イン電極。 代理人 弁理士 内 原 晋
Claims (1)
- 縦型ポリシリコンゲートＭＯＳＦＥＴにおいて、前記ポ
リシリコンゲート電極上にアルミニウム等の金属を被着
配線し、前記ポリシリコンおよび前記金属にて形成され
たゲート電極上を絶縁膜にて被覆し、さらに該絶縁膜上
にソース金属電極を形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010504A JPH02189977A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010504A JPH02189977A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189977A true JPH02189977A (ja) | 1990-07-25 |
Family
ID=11752037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010504A Pending JPH02189977A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186328A (ja) * | 1995-12-28 | 1997-07-15 | Sgs Thomson Microelectron Srl | Ｍｏｓゲートパワー装置及びパワーｍｏｓｆｅｔ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145373A (en) * | 1981-03-04 | 1982-09-08 | Nec Corp | Insulated gate type field effect semiconductor device |
| JPS5889864A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| JPS6481367A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Power insulated-gate semiconductor device |
-
1989
- 1989-01-18 JP JP1010504A patent/JPH02189977A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145373A (en) * | 1981-03-04 | 1982-09-08 | Nec Corp | Insulated gate type field effect semiconductor device |
| JPS5889864A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置 |
| JPS6481367A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Power insulated-gate semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186328A (ja) * | 1995-12-28 | 1997-07-15 | Sgs Thomson Microelectron Srl | Ｍｏｓゲートパワー装置及びパワーｍｏｓｆｅｔ |
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