KR890004425B1 - 채널 영역만을 고농도로 도우핑시킨 서브마이크론mosfet장치 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 239000000853 adhesive Substances 0.000 claims description 3
- 230000001070 adhesive effect Effects 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000593 degrading effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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Abstract
내용 없음.
Description
제1도는 본 발명에 의한 서브마이크론 MOSFET장치의 구성도이다.
제2도는 본 발명에 의한 서브마이크론 MOSFET장치의 제조방법을 제조공정별로 나타낸 도면이다.
제3도는 본 발명에 따른 자기정렬의 원리를 이용한 서브마이크론 MOSFET장치의 제조방법을 공정별로 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 격리용 산화막
3 : 포토레지스터 3' : 무결정실리콘
4 : 채널영역 5 : 게이트용 산화막
6 : 폴리실리콘 게이트 7 : 소오스
8 : 드레인 9 : 접착면
10 : 연결금속
본 발명은 반도체 장치인 서브마이크론 MOSFET장치 및 그제조방법에 관한 것이며, 특히 게이트 바로밑의 채널 영역만이 도우핑이 증가되어 소자의 집적도와 속도 특성이 상승된 서브마이크론 MOSFET장치 및 그 제조방법에 관한 것이다.
일반적으로 MOSFET장치의 집적도와 속도를 증가시키기 위해서는 게이트의 길이를 축소하게 되는데 이때 소오스와 드레인 사이에 단락 상태를 주는 펀치스루(punch through) 현상이 발생되며 따라서 반도체 소자 자체의 스위칭 특성이 열화되는 일이 일어난다.
전술한 바와같이 게이트의 길이가 축소될 경우에 발생하는 제문제점을 해결하기 위해서 종래의 기술로는 다음과 같은 두가지 방법이 제안되어왔다.
그 첫째 방법은 반도체 장치의 전 채널 영역에 불순물 도우핑을 증가시키는 것이었다.
그러나 이방법은 불순물 도우핑이 채널의 전 영역에 걸쳐서 높아짐으로써 접합층의 캐패시턴스가 증가되어 장치의 속도특성이 저하되고 또한, 그 표면의 전계가 증가됨으로써 장치 자체에 열전자 영향이 발생하게 되어 결국 장치의 신뢰성이 감소되는 결점이 있었다.
둘째 방법은 소오스와 드레인의 접합층 깊이를 작게하여 평균 소오스와 드레인의 폭을 크게 함으로써 반도체 장치의 스위칭 특성의 저하를 방지하는 것이었다.
그런데 이 방법은 제조공정 자체가 복잡할 뿐만아니라 전술한 바와같이 소오스와 드레인의 폭이 크게 증가 되어서 그 사이의 저항 역시 크게되고 또한 접합층의 깊이를 얇게 하면 금속연결부에 불순물이 주입되어 정의된 소오스부와 드레인 부를 파고 들어감으로써 접합 스파이크 현상이 발생하여 결국 소자의 결손이 쉽게 초래된다는 결점이 있었다.
본 발명은 이와같은 종래의 기술이 지니고 있었던 문제점들을 감안하여 게이트 바로밑의 채널 영역에만 도우핑을 증가시켜서 접합층의 캐패시턴스 증가를 방지하고, 소오스와 드레인의 접합층의 깊이를 작게하지 않고도 소자의 스위칭 특성을 개선할 수 있으며, 또한 불순물을 주입할시에 에너지를 조절하여 채널 영역의 도우핑 되는 깊이가 조절되게 함으로써 반도체 장치의 집적도 및 속도특성등이 최적화된 서브마이크론 MOSFET장치의 및 그 제조방법을 제공하는데 그 목적이 있다. 먼저 첨부된 도면에 따라 본 발명에 따른 서브마이크론 MOSFET장치의 구성을 설명하기로 한다.
도면에 있어서 부호는 동일한 성격을 지닌 부분을 뜻하고 있다.
제1도는 본 발명에 의한 서브마이크론 MOSFET장치이며 일반적으로 서브마이크론 MOSFET장치는 P형과 N형으로 나누어지고 있다.
이를 구체적으로 설명하면 N채널 서브마이크론 MOSFET장치일때는 P형인 기판이 사용되고, P채널 서브마이크론 MOSFET장치의 경우에는 N형인 기판(1)이 사용되고 있으며, 이러한 기판(1) 상에는 격리용 산화막(2)이 형성되어 있고, 본 발명의 주요한 특징이기도 한 포토레지스터로 마스크되어서 정의된 게이트부 폭만큼의 크기를 갖는 도우핑이 증가된 채널영역(4)이 형성되어 있으며 (N채널일 경우 P+인, 그리고 P채널일경우 N+붕소를 주입) 기판(2) 상의 격리용 산화막(2) 사이에는 게이트용 산화막(5)이 형성되어 폴리실리콘 게이트(6)가 설정되어 있고, 도우핑이 증가된 채널 영역(4) 양단에는 N채널 서브마이크론 MOSFET장치일때는 아세닉이 주입되어 N+소오스(7), N+드레인(8)이 형성되어 있으며 또한 P채널 서브마이크론 MOSFET장치일 경우에는 붕소가 주입되어 P+소오스(7), P+드레인(8)이 형성되어 있고, 그리고 제1도에 '9'와 같이 도시된 접착면이 설정되어 소오스(7)와 드레인(8)을 외부 리이드선과 연결시키는 알루미늄등의 연결금속(10)이 증착되어서 본 발명에 의한 서브마이크론 MOSFET장치를 구성하고 있다.
다음에는 첨부된 도면에 의거하여 상기한 바와같이 구성된 본 발명에 의한 서브마이크론 MOSFET장치를 제조하는 방법을 그 공정에 따라 상세히 설명하기로 한다.
제2도는 본 발명에 의한 서브마이크론 MOSFET장치의 제조방법을 그 제조공정별로 나타낸 도면이며, 제3도는 자기정렬의 원리를 이용한 본 발명에 한 서브마이크론 MOSFET장치의 또다른 제조방법을 도시한 공정도이다.
먼저 제2도에 따라 본 발명에 의한 제조방법을 그 제조공정별로 설명하면 다음과 같다.
제1공정
제2(a)도에 도시된 바와같이 P형(혹은 N형) 기판(1) 상에 격리용 산화막(2)을 형성시킨다.
제2공정
제2(b)도에 도시된 바와같이 포토레지스터(3)를 기판(1) 상에 도포, 제거하는 2회의 마스크 작업을 실시한다.
이러한 마스크 작업에 의하여 생성된 마스크를 이용하여 제2(c)도에 도시된 바와같은 폴리실리콘 게이트(6)이 크기만큼의 채널 영역을 정의한 후에, N채널 서브마이크론 MOSFET장치일 경우에는 붕소를 이용하고, 그리고 P채널 서브마이크론 MOSFET장치일 경우에는 인(P)을 이용하여서 임플란테이션을 하여 도우핑이 증가된 채널 영역(4)을 형성시킨다.
제3공정
제2(c)도에 도시된 바와같이 게이트용 산화막(5)을 형성하고, 폴리실시콘 게이트(6)를 설정한다.
그리고 소오스(7)와 드레인(8)의 영역이 형성되도록 N채널일 경우에는 아세닉을, 그리고 P채널일때는 붕소를 임플란테이션 한다.
제4공정
제2(d)도에 도시된 바와같이 접착면(9)을 정의하고 소오스(7) 및 드레인(8) 영역을 외부로 각각 연결시키기 위한 연결금속(10)을 증착시킨다.
일단 이와같은 본 발명에 의한 제조공정을 거친 다음에는 이미 공지되어 있는 나머지의 제조공정을 순차적으로 거치게 되면 제1도에 도시된 바와같은 N채널 및 P채널 서브마이크론 MOSFET장치를 제조할 수 있게 되는 것이다.
이하에서는 끝으로 지금까지 설명한 제조방법상의 제조공정을 약간 병형하여 상기 공정상에 자기정렬의 원리를 이용하여 본 발명에 의한 서브마이크론 MOSFET장치를 제조할 수 있는 방법을 제3도에 도시된 제조공정에 따라서 설명해 보기로 한다.
즉 본 발명에 의한 제조방법에 자기정렬의 원리를 적용한 제조방법에 있어서는, 그 제1공정은 제2도에 도시된 제1공정과 동일한 공정을 거치게 되며, 다만 그 제2공정에서는 제2도에 의한 공정에서 마스크 작업을 2회 실시한 반면에, 이 공정에서는 제3(b)도에 도시된 바와같이 1회의 마스크 작업만을 실시하여 불순물을 임플란테이션시켜서 채널영역(4)의 도우핑을 증가시킨다.
이러한 제2공정을 거친후에 그 제3공정에서는 제3(c)도에 도시된 바와같이 자기정렬의 원리에 따라 플라즈마에너지를 이용하여 무결정 실리콘(3')을 증착시키고, 제3도(d)와 같이 리프트 오프(lift-off) 법을 이용하여 게이트용 산화막(5) 및 폴리실리콘 게이트(6)를 형성한다.
이러한 공정을 거친후에 전술한 제2(d)도에 도시한 바와같은 제4공정에 따라 제조하면 제1도에 도시된 바와같은 N채널 혹은 P채널 서브마이크론 MOSFET장치가 얻어지게 된다.
이상에서 상세히 설명한 바와같이 본 발명에 의한 제조방법에 따라 제조된 서브마이크론 MOSFET장치는 접적도 및 속도특성이 우수하고 스위칭 특성이 좋은 잇점을 지닌 매우 획기적이고도 유용한 발명인 것이다.
Claims (3)
- P형이나 또는 N형 기판(1) 상에 격리용 산화막(2)이 형성되어 있고, 이러한 격리용 산화막(2) 사이에 게이트용 산화막(5) 및 폴리실리콘 게이트(6)가 형성되어 있으며, 그 아래에 불순물이 주입되어 소오스(7) 및 드레인(8) 영역이 형성되어 있고, 상기 기판(1) 상단에는 접착면(9)이 정의되어 있으며, 상기 소오스(7) 및 드레인(8)을 외부로 연결시키는 연결금속(10)이 접착되어 있는 MOSFET장치에 있어서, 상기 폴리실리콘 게이트(6) 바로밑의 채널영역(4)만을 P채널일 경우에는 N+붕소를 임플란테이션시키고, 그리고 N채널일 경우에는 P+인을 임플란테이션 시킴으로써 상기 채널 영역(4)만이 고농도로 도우핑이 증가되어 있는 구성으로 된것을 특징으로 하는 채널 영역만을 고농도로 도우핑시킨 서브마이크론 MOSFET장치.
- MOSFET장치의 제조방법에 있어서, P형 혹은 N형 기판(1) 상에 격리용 산화막(2)을 형성하는 제1공정과, 포토레지스터(3)을 기판(1) 상에 도포하여 2회 마스크하면서 채널 영역을 정의하여 N채널인 경우에는 붕소를 임플란테이션시키고, 그리고 P채널일 경우에는 인을 임플란테이션 시킴으로써 고농도로 도우핑을 증가시킨 채널 영역(4)을 형성시키는 제2공정과, 게이트용 산화막(5) 및 폴리실리콘 게이트(6)을 형성하고 소오스(7) 및 드레인(8)의 영역을 형성시키기 위해서, N채널일 경우에는 아세닉을, 그리고 P채널일 경우에는 붕소를 임플란테이션시키는 제3공정과, 이러한 공정후에 접착면(9)을 정의하고 나서 소오스(7) 및 드레인(8)영역을 외부로 각각 연결시키기 위한 연결금속(10)을 접착시키는 제4공정으로 구성되어 있는 것을 특징으로 하는 채널 영역만을 고농도로 도우핑시킨 서브마이크론 MOSFET장치의 제조방법.
- 제2항에 있어서, 제2공정의 마스크 작업을 단 1회만 실시하고, 제3공정에서는 제2공정에서 형성된 포토레지스터와 미리 설정된 게이트 크기에 해당하는 채널 영역(4) 위에 자기정열의 원리를 이용하여 플라즈마 에너지로 무결정 실리콘을 증착시킨 후에 리프트 오프법에 의해 산화막(5) 및 폴리실리콘 게이트(6)를 형성시키는 것을 특징으로 하는 채널 영역만을 고농도로 도우핑시킨 서브마이크론 MOSFET장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019860006926A KR890004425B1 (ko) | 1986-08-20 | 1986-08-20 | 채널 영역만을 고농도로 도우핑시킨 서브마이크론mosfet장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019860006926A KR890004425B1 (ko) | 1986-08-20 | 1986-08-20 | 채널 영역만을 고농도로 도우핑시킨 서브마이크론mosfet장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880003439A KR880003439A (ko) | 1988-05-17 |
| KR890004425B1 true KR890004425B1 (ko) | 1989-11-03 |
Family
ID=19251836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019860006926A KR890004425B1 (ko) | 1986-08-20 | 1986-08-20 | 채널 영역만을 고농도로 도우핑시킨 서브마이크론mosfet장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890004425B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811370B1 (ko) * | 2001-06-29 | 2008-04-01 | 주식회사 하이닉스반도체 | 붕소 임플란테이션을 이용한 패턴 변형 방지법 |
-
1986
- 1986-08-20 KR KR1019860006926A patent/KR890004425B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880003439A (ko) | 1988-05-17 |
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