KR930002511B1 - 반도체장치 - Google Patents

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Abstract

내용 없음

Description

반도체장치
제1도는 본 발명의 1실시예를 도시한 단면도.
제2도는 종래의 반도체장치의 등가회로도.
제3도는 종래의 반도체장치의 단면도.
제4도는 NF의 P/P-P/P층 두께에 대한 의존성을 도시한 특성도.
제5도 및 제6도는 각각 본 발명의 다른 실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P-Si기판 2 : P형 에피택셜층
3 : 보호다이오드의 베이스(N형)영역 4,5 : 보호다이오드의 에미터의 P+영역
6 : 다이오드캐패시터의 P+영역 7 : 다이오드캐패시터의 N+영역
8 : 소스N+영역 9 : 드레인N+영역
10 : 게이트산화막 11 : 콜렉터N+매립층
11' : P+매립층 12 : 콜렉터N영역
13 : 콜렉터N+영역 14,17 : P형 활성베이스영역
15,18: P+불활성 베이스영역 16,19 : N+에미터영역
20 : 보호산화막 21,22 : 보호다이오드의 에미터전극
23 : 불순물이 함유되지 않은 다결정반도체
24 : N형의 고농도불순물을 도우프시킨 다결정반도체
25 : 다이오드캐패시터의 상부전극
26 : 소스와 다이오드캐패시터의 배선전극
27 : 게이터전극 28 : 드레인·에미터 배선전극
29 : 에미터·베이스배선전극 30 : 베이스전극
31 : 콜렉터전극 32 : P형의 고농도 Si기판
33,33' : P형 에피택셜층
[산업상의 이용분야]
본 발명은 고주파증폭용 반도체장치에 관한 것으로, 특히 TV 및 VTR용 튜너나 FM 튜너와 같은 수신기에 사용되는 고주파증폭용 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
튜너의 고주파증폭회로에 사용되고 있는 종래의 반도체장치는 MOS전계효과소자와 바이폴라트랜지스터가 동일기판위에 형성된 구조로 되어 있는바, 그 회로는 제2도에 도시해 놓은 것처럼 구성되어 있다. 즉, MOS전계효과소자(FET)와 다아링톤접속된 바이폴라트랜지스터 (Tr1, Tr2)가 다이오드(DI)를 매개로 캐스코드접속되어 있다. 도면에서 참조부호 1은 입력단자, 2는 접지단자, 3은 제어단자, 4는 출력단자, G는 게이트, C1,C2는 콜렉터, B1, B2는 베이스이다.
상기 반도체장치의 단면도는 제3도에 도시한 것처럼 되어 있는바, 즉 P-Si기판(1)에 콜렉터 N+매립층(11)을 형성한 후, P형 에피택셜층(2)을 형성한 웨이퍼가 사용되고 있다. 제3도중, 참조부호 3은 입력보호다이오드의 베이스(N형)영역, 4,5는 입력보호다이오드의 에미터P+영역, 6은 다이오드캐패시터의 P+영역, 7은 다이오드캐패시터의 N+영역, 8은 소스N+영역, 9는 드레인N+영역, 10은 게이트산화막, 11은 콜렉터N+매립층, 12는 콜렉터N영역, 13은 콜렉터N+영역, 14,17은 P형 활성베이스영역, 15,18은 P+불활성베이스영역, 16,19는 N+에미터영역, 20은 보호산화막, 21,22는 보호다이오드의 에미터전극, 23은 불순물이 함유되지 않은 다결정반도체, 24는 N형 고농도불순물을 도우프(dope)한 다결정반도체, 25는 다이오드캐패시터의 상부전극, 26은 소스와 다이오드캐패시터의 배선전극, 27은 게이터전극, 28은 드레인·에미터부 배선전극, 29는 에미터·베이스부 배선전극, 30은 베이스전극, 31은 콜렉터전극이다. 이러한 요소들에 의해 입력보호다이오드와 다이오드(캐패시턴스), MOS전계효과소자(FET), 바이폴라트랜지스터(Tr1,Tr2)가 구성되어 있다.
제3도에 도시된 것과 같은 구조의 반도체장치는 트랜지스터(Tr1,Tr2)부의 콜렉터내압을 얻기 위해서, P-Si기판(1)에 콜렉터매립층(11)을 형성하고 그 위에 P형 에피택셜층(2)을 형성한 구조로 되어 있는데, 이와 같은 구조에서는 트랜지스터(Tr1,Tr2)부와 동일기판위에 형성되어 있는 MOS전계효과소자(FET)에 있어서 고주파영역에서의 소스저항이 증가하게 된다. 이와 같은 저항증가의 원인으로 다음과 같은 것을 들 수 있다.
즉, 소스부의 전류경로는 소스와 다이오드캐패시터 배선전극(26)으로부터 본딩와이어를 통하여 리드프레임으로 흐르는 전류경로와 소스와 다이오드캐패시터 배선전극(26)으로부터 다이오드캐패시터 P+영역(6)→P형 에피택셜층(2)→P-Si기판(1)을 통하는 수직방향의 전류경로가 있는데, 이 경우에 수직방향의 전류경로에는 P-Si기판(1)이 있기 때문에, 소스저항의 증가를 초래한다. 소스저항이 증가하면, 고주파이득이 감소하고 또한 NF(잡음지수)가 악화되는 결점이 있다. 또한, 고주파영역에서는 본딩와이어가 높은 인덕턴스로 변하여 전류의 흐름이 작아지기 때문에, 그대신 수직방향의 전류경로로 전류가 흐르게 된다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해서 발명된 것으로, MOS전계효과소자와 바이폴라트랜지스터가 동일한 기판위에 형성된 반도체장치에 있어서, 고주파이득을 향상시킴과 더불어 NF(잡음지수)를 줄일 수 있도록 된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치는 동일한 웨이퍼내에 MOS형 전계효과소자와 바이폴라트랜지스터가 형성되고, MOS형 전계효과소자의 소스전극이 본딩와이어에 의해 리드프레임에 접속된 고주파용 반도체장치에 있어서, 고농도의 불순물을 함유하는 제1도전형 반도체기판위에 이 반도체기판보다 낮은 농도의 불순물을 함유하는 제1도전형 제1에피택셜층이 형성되고, 이 제1에피택셜층에 고농도의 불순물을 함유하는 제2도전형매립층이 형성되며, 또 이 매립층 및 상기 제1에피택셜층 위에 상기 반도체기판보다 낮은 농도의 불순물을 함유하는 제1도전형 제2에피택셜층이 형성된 구조의 웨이퍼를 사용하여, MOS형 전계효과소자와 바이폴라트랜지스터를 형성시키는 구성으로 되어 있다.
[작용]
상기 구성으로 된 본 발명의 반도체장치에 의하면, MOS형 전계효과소자의 소스저항을 감소시키고, 고주파이득을 향상시키며, NF를 작게할 수 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 튜너의 고주파증폭회로에 사용되고 있는 본 발명의 1실시예에 따른 반도체장치를 도시한 것으로, 이 반도체장치는 2×1019㎝-3의 보론(B)이 도우프된 P형의 Si기판(32)에 2×1015㎝-3농도의 보론을 함유하는 P형 에피택셜층(33)을 성장시킨 후, 5×1019㎝-3의 안티몬이 함유된 콜렉터N+매립층(11)을 형성하고, 또 2×1O15㎝-3농도의 보론이 함유된 에피택셜층(2)을 성장시킨 후, 보호산화막(20)을 통하여 각각 인을 150kev·5×1012㎝-3, 50kev·2×1015㎝-3, 40kev·5×1013㎝-3의 가속전압 및 도즈양으로 이온주입시킨 후, 확산을 행하여 상술한 이온주입조건으로 P+불활성베이스영역(15,18)과 보호다이오드의 에미터P+영역(4,5) 및 다이오드캐패시터의 P+영역(6)을 형성하고, 후자의 조건으로 P+활성베이스(14,17)을 형성하며, 또, FET의 게이트산화막(10)을 형성한 후, 불순물이 함유되지 않은 다결정반도체(23)를 형성하고, 에미터부분을 PEP(Photo Engrave Process)로 에칭시켜 큰택트홀을 형성한다.
다음에는 N형의 고농도불순물을 도우프시킨 다결정반도체(24)를 형성하고 PEP를 행하여 As를 40kev·1×1015㎝-3의 조건으로 이온주입시킨 후 어닐링을 행하고, 소스 N+영역(8), 드레인N+영역(9) 및 바이폴라트랜지스터(Tr1, Tr2)의 N+에미터영역(16,19)을 형성한 후, 산화막(20)의 콘택트홀에 보호다이오드의 에미터전극(21,22)과, 다이오드캐패시터의 상부전극(25), 소스와 다이오드캐패시터의 배선전극(26), 게이트전극(27), 드레인·에이터 배선전극(28), 베이스·에미터 배선전극(29), 베이스전극(30), 콜렉터전극(31)을 형성한다. 여기에서 보호다이오드의 에미터전극(22)은 게이트전극(27)에, 보호다이오드의 에미터전극(21)은 소스와 다이오드캐패시터의 배선전극(26)에, 다이오드캐패시터의 상부전극(25)은 베이스·에미터 배선전극(29)에 배선된다. 또, 소스와 다이오드캐패시터배선전극(26)이 본딩와이어에 의해 리드프레임에 접속되어있기 때문에 FET의 소스 N+영역(8)의 전류는 소스와 다이오드캐패시터 배선전극(26)으로부터 본딩와이어를 통해 리드프레임으로 흐른다.
상술한 바와 같이, 동일한 반도체기판내에 MOS전계효과소자(FET)와 바이폴라트랜지스터(Tr1, Tr2), 입력보호다이오드, 다이오드(캐패시턴스)를 형성할 수 있다.
제5도 및 제6도는 본 발명의 다른 실시예를 도시한 것으로, 제5도는 제1에피택셜층(33')의 불순물농도를 5×1014㎝-3, 제2에피택셜층(2)의 불순물농도를 2×1015㎝-3로 하여 각각의 두께를 20㎛,5㎛로 성장시킨 예이다. 더우기 P-층으로 형성되어 있는 제1에피택셜층(33')은 종래의 Si기판(1 ; 제3도 참조)에 비하여 현저하게 얇기 때문에 전류의 영향을 거의 받지 않는다. 한편으로 제6도의 실시예는 제1에피택셜층(33)을 성장시킨 후, 콜렉터N+매립층(11)과 P+매립층(11')의 두개의 층을 형성하고 그 위에 제2에피택셜층(2)을 선장시킨 웨이퍼를 사용함에 따라 소스N+영역(8)과 P++영역인 Si기판(33)의 사이를 P+매립층(11')에 의해 연결시킨 예인바, 이와 같이 실시예에 의하면 소스저항을 감소시킬 수 있다.
제4도는 NF의 웨이퍼 P-P-층 두께에 대한 의존성을 도시한 것으로, MOS형 전계효과소자(FET)의 소스저항의 대부분은 P 및 P-층의 두께에 따라 결정되어진다. 종래 구조에서는 P/P-층의 두께가 140㎛부근에서 형성되지만, 본 발명의 구조에서 P/P층 또는 P/P-층의 두께가 약 25㎛로 형성된다. 따라서 본 발명의 구조에 따른 경우에 의하면 종래의 구조에 비해 NF치가 약 1/3정도로 감소한다.
또한, 상기 제5도에 도시된 실시예에 의하면, 제1에피택셜층(33')의 불순물농도는 3×1014㎝-3내지6×1014㎝-3의 사이로 하는 것이 효과적이고, 상기 각 실시예에 있어서도 제1에피택셜층의 두께를 20 내지 30㎛의 사이에서 형성시키는 것이 효과적이다.
[발명의 효과]
상기한 바와 같이, 본 발명의 반도체장치는 동일 웨이퍼내에 MOS형 전계효과소자(FET)와 바이폴라트랜지스터(Tr1,Tr2)가 형성되고 MOS형 전계효과소자의 소스전극(26)이 본딩와이어에 의해 리드프레임에 접속되는 고주파용 반도체장치에 있어서, 고농도의 불순물을 함유하는 제1도전형 반도체기판(32) 위에 제1도전형 반도체기판(32)보다 저농도의 불순물을 함유하는 제1도전형 제1에피택셜층(33)이 형성되고, 이제1에피택셜층(33)에는 고농도의 불순물을 함유하는 제2도전형 매립층(11)이 형성되며, 이 제2도전형 매립층(l1) 및 상기 제1에피택셜층(33)위에는 상기 반도체기판(32)보다 저농도의 불순물을 함유하는 제1도전형 제2에피택셜층(2)이 형성되는바, 상기와 같은 구조의 웨이퍼를 사용함에 따라, MOS형 전계효과소자(FET)의 소스저항을 감소시키고 고주파이득을 향상시키며 NF를 작게할 수 있다.

Claims (5)

  1. 동일 웨이퍼내에 MOS형 전계효과소자(FET)와 바이폴라트랜지스터(Tr1, Tr2)가 형성되고, 상기 MOS형 전계효과소자(FET)의 소스전극(26)이 본딩와이어에 의해 리드프레임에 접속된 고주파용 반도체장치에 있어서, 고농도의 불순물을 함유하는 제1도전형 반도체기판(32)위에 이 제1도전형 반도체기판(32)의 농도보다 저농도의 불순물을 함유하는 제1도전형 제1에피택셜층(33)이 형성되고, 이 제1에피택셜층(33)에는 고농도의 불순물을 함유하는 제2도전형 매립층(11)이 형성되며, 이 제2도전형 매립층(11) 및 상기 제1에피택셜층(33)위에는 상기 제1도전형 반도체기판(32)보다 낮은 농도의 불순물을 함유하는 제1도전형 제2에피택셜층(2)이 형성된 구조의 웨이퍼를 사용해서 상기 MOS형 전계효과소자(FET)와 바이폴라트랜지스터(Tr1,Tr2)를 형성한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1에피택셜층(33)의 불순물농도가 제2에피택셜층(2)의 불순물농도 보다 낮은 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제1에피택셜층(33)의 불순물농도가 3×1014㎝-3∼6×1014㎝-3의 범위에 있는것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제1에피택셜층(33)의 두께가 20∼30㎛의 범위에 있는 것을 특징으로 하는 반도체장치.
  5. 동일 웨이퍼내에 MOS형 전계효과소자(FET)와 바이폴라트랜지스터(Tr1, Tr2)가 형성되고, MOS형 전계효과소자(FET)의 소스전극(26)이 본딩와이어에 의해 리드프레임에 접속된 고주파용 반도체장치에 있어서, 고농도의 불순물을 함유하는 제1도전형 반도체기판(32)위에 이 제1도전형 반도체기판(32)보다 낮은농도의 불순물을 함유하는 제1도전형 제1에피택셜층(33)이 형성되고, 이 제1에피택셜층(33)에 고농도의 불순물을 함유하는 제1도전형 매립층(11') 및 제2도전형 매립층(11)이 각각 형성되며, 각 매립층(11,11') 및 상기 제1에피택셜층(33)위에 상기 반도체기판(32)보다 낮은 농도의 불순물을 함유하는 제1도전형 제2에피택셜층(2)이 형성된 구조의 웨이퍼를 사용하여 MOS형 전계효과소자(FET)와 바이폴라트랜지스터(Tr1,Tr2)를 형성하고, 상기 MOS형 전계효과소자(FET)의 소스전극(26)에 접속된 제1도전형 확산영역(6)과 상기 제1도전형 매립층(11') 및 상기 제1도전형 반도체기판(32)이 확산에 의해 접속된 구조로 되어있는 것을 특징으로 하는 반도체장치.
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